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| 定價(jià)： | ￥ 99 | ||
| 作者： | （美）韋斯特，（美）哈里斯 著，周潤德 譯 | ||
| 出版： | 電子工業(yè)出版社 | ||
| 書號： | 9787121174704 | ||
| 語言： | 簡體中文 | ||
| 日期： | 2012-07-01 | ||
| 版次： | 1 | 頁數(shù)： | 712 |
| 開本： | 16開 | 查看： | 0次 |
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韋斯特等編著的《CMOS超大規(guī)模集成電路設(shè)計(jì)(第4版)》是本經(jīng)典教材。本版本反映了近年來集成電路設(shè)計(jì)領(lǐng)域面貌的迅速變化，突出了延時(shí)、功耗、互連和魯棒性等關(guān)鍵因素的影響。內(nèi)容涵蓋了從系統(tǒng)級到電路級的CMOSVLSI設(shè)計(jì)方法，介紹了CMOS集成電路的基本原理，設(shè)計(jì)的基本問題，基本電路和子系統(tǒng)的設(shè)計(jì)，以及CMOS系統(tǒng)的設(shè)計(jì)實(shí)例(包括一系列當(dāng)前設(shè)計(jì)方法和(2MOS的特有問題，以及測試、可測性設(shè)計(jì)和調(diào)試等技術(shù))。全書加強(qiáng)了對業(yè)界積累的許多寶貴設(shè)計(jì)經(jīng)驗(yàn)的介紹?！禖MOS超大規(guī)模集成電路設(shè)計(jì)(第4版)》可作為高等院校電子科學(xué)與技術(shù)、微電子學(xué)與固體電子學(xué)、集成電路工程、計(jì)算機(jī)科學(xué)與技術(shù)、自動化、汽車電子及精密儀器制造等專業(yè)的本科生和研究生在CMOS集成電路設(shè)計(jì)方面的教科書，并可作為從事集成電路設(shè)計(jì)領(lǐng)域研究和技術(shù)工作的工程技術(shù)人員和高等院校教師的常備參考書。
第1章 引論
1.1 集成電路簡史
1.2 概述
1.3 MOS晶體管
1.4 CMOS邏輯
1.5 CMOS的制造和版圖
1.6 設(shè)計(jì)劃分(Design Partitioning)
1.7 舉例:一個(gè)簡單的MIPS微處理器
1.8 邏輯設(shè)計(jì)
1.9 電路設(shè)計(jì)
1.10 物理設(shè)計(jì)
1.11 設(shè)計(jì)驗(yàn)證
1.12 制造、封裝和測試
本章小結(jié)和本書概要
習(xí)題
第2章 MOS晶體管原理
2.1 引言
2.2 長溝道晶體管的I-V特性
2.3 C-V特性
2.4 非理想的I-V效應(yīng)
2.5 直流傳輸特性
2.6 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第3章 CMOS工藝技術(shù)
3.1 引言
3.2 CMOS工藝
3.3 版圖設(shè)計(jì)規(guī)則
3.4 CMOS工藝增強(qiáng)技術(shù)
3.5 與工藝相關(guān)的CAD問題
3.6 有關(guān)制造的問題
3.7 常見隱患與誤區(qū)
3.8 歷史透視
本章小結(jié)
習(xí)題
第4章 延時(shí)
4.1 引言
4.2 瞬態(tài)響應(yīng)
4.3 RC延時(shí)模型
4.4 線性延時(shí)模型
4.5 路徑邏輯努力
4.6 用于時(shí)序分析的延時(shí)模型
4.7 常見隱患與誤區(qū)
4.8 歷史透視
本章小結(jié)
習(xí)題
第5章 功耗
5.1 引言
5.2 動態(tài)功耗
5.3 靜態(tài)功耗
5.4 能耗-延時(shí)的優(yōu)化
5.5 低功耗體系結(jié)構(gòu)
5.6 常見隱患與誤區(qū)
5.7 歷史透視
本章小結(jié)
習(xí)題
第6章 互連線
6.1 引言
6.2 互連線建模
6.3 互連線的影響
6.4 互連線設(shè)計(jì)
6.5 考慮互連線時(shí)邏輯努力方法的應(yīng)用
6.6 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第7章 魯棒性
7.1 引言
7.2 擾動
7.3 可靠性
7.4 按比例縮小
7.5 擾動的統(tǒng)計(jì)分析
7.6 容擾動設(shè)計(jì)
7.7 常見隱患與誤區(qū)
7.8 歷史透視
本章小結(jié)
習(xí)題
第8章 電路模擬
8.1 引言
8.2 SPICE模擬器簡介
8.3 器件模型
8.4 器件表征
8.5 電路表征
8.6 互連線模擬
8.7 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第9章 組合電路設(shè)計(jì)
9.1 引言
9.2 電路系列
9.3 電路隱患
9.4 其他電路系列
9.5 絕緣體上硅的電路設(shè)計(jì)
9.6 亞閾值電路設(shè)計(jì)
9.7 常見隱患與誤區(qū)
9.8 歷史透視
本章小結(jié)
習(xí)題
第10章 時(shí)序電路設(shè)計(jì)
10.1 引言
10.2 靜態(tài)電路的時(shí)序控制
10.3 鎖存器和觸發(fā)器的電路設(shè)計(jì)
10.4 靜態(tài)時(shí)序元件設(shè)計(jì)方法學(xué)
10.5 動態(tài)電路的時(shí)序控制
10.6 同步器
10.7 行波流水
10.8 常見隱患與誤區(qū)
10.9 案例研究:Pentium4和Itanium2的時(shí)序控制策略
本章小結(jié)
習(xí)題
第11章 數(shù)據(jù)通路子系統(tǒng)
11.1 引言
11.2 加法/減法
11.3 1/0檢測器
11.4 比較器
11.5 計(jì)數(shù)器
11.6 布爾邏輯運(yùn)算
11.7 編碼
11.8 移位器
11.9 乘法
11.10 并行前置計(jì)算
11.11 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第12章 陣列子系統(tǒng)
12.1 引言
12.2 SRAM
12.3 DRAM
12.4 只讀存儲器
12.5 順序存取存儲器
12.6 按內(nèi)容尋址存儲器
12.7 可編程邏輯陣列
12.8 魯棒性好的存儲器設(shè)計(jì)
12.9 歷史透視
本章小結(jié)
習(xí)題
第13章 專用子系統(tǒng)
13.1 引言
13.2 封裝及冷卻技術(shù)
13.3 電源分布
13.4 時(shí)鐘
13.5 PLL和DLL
13.6 I/O
13.7 高速鏈接
13.8 隨機(jī)電路
13.9 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第14章 設(shè)計(jì)方法學(xué)與工具
14.1 引言
14.2 結(jié)構(gòu)設(shè)計(jì)策略
14.3 設(shè)計(jì)方法
14.4 設(shè)計(jì)流程
14.5 設(shè)計(jì)經(jīng)濟(jì)學(xué)
14.6 數(shù)據(jù)表和文檔
14.7 CMOS物理設(shè)計(jì)風(fēng)格
14.8 常見隱患與誤區(qū)
習(xí)題
第15章 調(diào)試與驗(yàn)證
15.1 引言
15.2 測試儀、測試夾具和測試程序
15.3 邏輯驗(yàn)證原理
15.4 硅片調(diào)試原理
15.5 制造測試原理
15.6 可測性設(shè)計(jì)
15.7 邊界掃描
15.8 大學(xué)環(huán)境下的測試
15.9 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
附錄A 硬件描述語言
參考文獻(xiàn)
索引
1.1 集成電路簡史
1.2 概述
1.3 MOS晶體管
1.4 CMOS邏輯
1.5 CMOS的制造和版圖
1.6 設(shè)計(jì)劃分(Design Partitioning)
1.7 舉例:一個(gè)簡單的MIPS微處理器
1.8 邏輯設(shè)計(jì)
1.9 電路設(shè)計(jì)
1.10 物理設(shè)計(jì)
1.11 設(shè)計(jì)驗(yàn)證
1.12 制造、封裝和測試
本章小結(jié)和本書概要
習(xí)題
第2章 MOS晶體管原理
2.1 引言
2.2 長溝道晶體管的I-V特性
2.3 C-V特性
2.4 非理想的I-V效應(yīng)
2.5 直流傳輸特性
2.6 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第3章 CMOS工藝技術(shù)
3.1 引言
3.2 CMOS工藝
3.3 版圖設(shè)計(jì)規(guī)則
3.4 CMOS工藝增強(qiáng)技術(shù)
3.5 與工藝相關(guān)的CAD問題
3.6 有關(guān)制造的問題
3.7 常見隱患與誤區(qū)
3.8 歷史透視
本章小結(jié)
習(xí)題
第4章 延時(shí)
4.1 引言
4.2 瞬態(tài)響應(yīng)
4.3 RC延時(shí)模型
4.4 線性延時(shí)模型
4.5 路徑邏輯努力
4.6 用于時(shí)序分析的延時(shí)模型
4.7 常見隱患與誤區(qū)
4.8 歷史透視
本章小結(jié)
習(xí)題
第5章 功耗
5.1 引言
5.2 動態(tài)功耗
5.3 靜態(tài)功耗
5.4 能耗-延時(shí)的優(yōu)化
5.5 低功耗體系結(jié)構(gòu)
5.6 常見隱患與誤區(qū)
5.7 歷史透視
本章小結(jié)
習(xí)題
第6章 互連線
6.1 引言
6.2 互連線建模
6.3 互連線的影響
6.4 互連線設(shè)計(jì)
6.5 考慮互連線時(shí)邏輯努力方法的應(yīng)用
6.6 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第7章 魯棒性
7.1 引言
7.2 擾動
7.3 可靠性
7.4 按比例縮小
7.5 擾動的統(tǒng)計(jì)分析
7.6 容擾動設(shè)計(jì)
7.7 常見隱患與誤區(qū)
7.8 歷史透視
本章小結(jié)
習(xí)題
第8章 電路模擬
8.1 引言
8.2 SPICE模擬器簡介
8.3 器件模型
8.4 器件表征
8.5 電路表征
8.6 互連線模擬
8.7 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第9章 組合電路設(shè)計(jì)
9.1 引言
9.2 電路系列
9.3 電路隱患
9.4 其他電路系列
9.5 絕緣體上硅的電路設(shè)計(jì)
9.6 亞閾值電路設(shè)計(jì)
9.7 常見隱患與誤區(qū)
9.8 歷史透視
本章小結(jié)
習(xí)題
第10章 時(shí)序電路設(shè)計(jì)
10.1 引言
10.2 靜態(tài)電路的時(shí)序控制
10.3 鎖存器和觸發(fā)器的電路設(shè)計(jì)
10.4 靜態(tài)時(shí)序元件設(shè)計(jì)方法學(xué)
10.5 動態(tài)電路的時(shí)序控制
10.6 同步器
10.7 行波流水
10.8 常見隱患與誤區(qū)
10.9 案例研究:Pentium4和Itanium2的時(shí)序控制策略
本章小結(jié)
習(xí)題
第11章 數(shù)據(jù)通路子系統(tǒng)
11.1 引言
11.2 加法/減法
11.3 1/0檢測器
11.4 比較器
11.5 計(jì)數(shù)器
11.6 布爾邏輯運(yùn)算
11.7 編碼
11.8 移位器
11.9 乘法
11.10 并行前置計(jì)算
11.11 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第12章 陣列子系統(tǒng)
12.1 引言
12.2 SRAM
12.3 DRAM
12.4 只讀存儲器
12.5 順序存取存儲器
12.6 按內(nèi)容尋址存儲器
12.7 可編程邏輯陣列
12.8 魯棒性好的存儲器設(shè)計(jì)
12.9 歷史透視
本章小結(jié)
習(xí)題
第13章 專用子系統(tǒng)
13.1 引言
13.2 封裝及冷卻技術(shù)
13.3 電源分布
13.4 時(shí)鐘
13.5 PLL和DLL
13.6 I/O
13.7 高速鏈接
13.8 隨機(jī)電路
13.9 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
第14章 設(shè)計(jì)方法學(xué)與工具
14.1 引言
14.2 結(jié)構(gòu)設(shè)計(jì)策略
14.3 設(shè)計(jì)方法
14.4 設(shè)計(jì)流程
14.5 設(shè)計(jì)經(jīng)濟(jì)學(xué)
14.6 數(shù)據(jù)表和文檔
14.7 CMOS物理設(shè)計(jì)風(fēng)格
14.8 常見隱患與誤區(qū)
習(xí)題
第15章 調(diào)試與驗(yàn)證
15.1 引言
15.2 測試儀、測試夾具和測試程序
15.3 邏輯驗(yàn)證原理
15.4 硅片調(diào)試原理
15.5 制造測試原理
15.6 可測性設(shè)計(jì)
15.7 邊界掃描
15.8 大學(xué)環(huán)境下的測試
15.9 常見隱患與誤區(qū)
本章小結(jié)
習(xí)題
附錄A 硬件描述語言
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