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| 定價(jià)： | ￥ 119 | ||
| 作者： | [瑞士]Hubert Kaeslin 著，張盛，戴宏宇 譯 | ||
| 出版： | 人民郵電出版社 | ||
| 書號： | 9787115244123 | ||
| 語言： | 簡體中文 | ||
| 日期： | 2011-01-01 | ||
| 版次： | 1 | 頁數(shù)： | 660 |
| 開本： | 16開 | 查看： | 0次 |
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本書從架構(gòu)和算法講起，介紹了功能驗(yàn)證、VHDL建模、同步電路設(shè)計(jì)、異步數(shù)據(jù)獲取、能耗與散熱、信號完整性、物理設(shè)計(jì)、設(shè)計(jì)驗(yàn)證等必備技術(shù)，還講解了VLSI經(jīng)濟(jì)運(yùn)作與項(xiàng)目管理，并簡單闡釋了CMOS技術(shù)的基礎(chǔ)知識，全面涵蓋了數(shù)字集成電路的整個(gè)設(shè)計(jì)開發(fā)過程。
本書既可以作為高等院校微電子、電子技術(shù)等相關(guān)專業(yè)高年級師生和研究生的參考教材，也可供半導(dǎo)體行業(yè)工程師參考。
第1章 微電子學(xué)導(dǎo)引 1
1.1 經(jīng)濟(jì)的影響 1
1.2 概念和術(shù)語 3
1.2.1 吉尼斯紀(jì)錄的視角 3
1.2.2 市場視角 4
1.2.3 生產(chǎn)的視角 5
1.2.4 設(shè)計(jì)工程師的視角 8
1.2.5 商業(yè)的視角 13
1.3 數(shù)字VLSI設(shè)計(jì)流程 13
1.3.1 Y圖，數(shù)字電子系統(tǒng)的地圖 13
1.3.2 VLSI設(shè)計(jì)的主要階段 14
1.3.3 單元庫 21
1.3.4 電子設(shè)計(jì)自動(dòng)化軟件 22
1.4 FPL 22
1.4.1 配置技術(shù) 23
1.4.2 硬件資源的結(jié)構(gòu) 24
1.4.3 商業(yè)產(chǎn)品 27
1.5 問題 28
1.6 附錄I：邏輯系列的簡明術(shù)語表 28
1.7 附錄II：用圖表匯編電路有關(guān)的術(shù)語 30
第2章 從算法到架構(gòu) 34
2.1 架構(gòu)設(shè)計(jì)的目標(biāo) 34
2.2 兩種相對的架構(gòu) 34
2.2.1 算法的什么性質(zhì)使得它適合專用的VLSI架構(gòu) 38
2.2.2 在相對的架構(gòu)中間有很大的空間 41
2.2.3 通用處理單元和專用處理單元的聯(lián)合 41
2.2.4 協(xié)處理器 42
2.2.5 專用指令集處理器 42
2.2.6 可配置計(jì)算 44
2.2.7 可擴(kuò)展指令集處理器 45
2.2.8 摘要 45
2.3 VLSI架構(gòu)設(shè)計(jì)的變換方法 46
2.3.1 算法領(lǐng)域的再建模空間 47
2.3.2 架構(gòu)領(lǐng)域的再建模空間 48
2.3.3 系統(tǒng)工程師和VLSI設(shè)計(jì)師必須通力合作 48
2.3.4 描述處理算法的圖示方法 49
2.3.5 同形架構(gòu) 50
2.3.6 架構(gòu)選擇的優(yōu)缺點(diǎn) 51
2.3.7 計(jì)算周期與時(shí)鐘周期 52
2.4 組合運(yùn)算的等價(jià)變換 52
2.4.1 共同的前提 53
2.4.2 迭代分解 54
2.4.3 流水線 56
2.4.4 復(fù)制 59
2.4.5 時(shí)間共享 61
2.4.6 結(jié)合變換 65
2.4.7 其他代數(shù)變換 66
2.4.8 摘要 66
2.5 臨時(shí)數(shù)據(jù)存儲(chǔ)的方法 67
2.5.1 數(shù)據(jù)訪問模式 67
2.5.2 可用的存儲(chǔ)器配置和面積占用 67
2.5.3 存儲(chǔ)容量 68
2.5.4 片外的連線和成本 69
2.5.5 延遲和時(shí)序 69
2.5.6 摘要 69
2.6 非遞歸計(jì)算的等價(jià)變? 70
2.6.1 重定時(shí) 70
2.6.2 回顧流水線 71
2.6.3 脈動(dòng)變換 73
2.6.4 回顧迭代分解和時(shí)間共享 73
2.6.5 回顧復(fù)制 74
2.6.6 摘要 74
2.7 遞歸計(jì)算的等價(jià)變換 75
2.7.1 反饋的障礙 75
2.7.2 展開第一階循環(huán) 76
2.7.3 更高階的循環(huán) 77
2.7.4 時(shí)變的循環(huán) 79
2.7.5 非線性或一般的循環(huán) 80
2.7.6 流水線交織不是等價(jià)變換 82
2.7.7 摘要 84
2.8 變換方法的推廣 84
2.8.1 推廣到其他細(xì)節(jié)層次 84
2.8.2 串行位架構(gòu) 85
2.8.3 分布式算法 87
2.8.4 推廣到其他代數(shù)結(jié)構(gòu) 89
2.8.5 摘要 91
2.9 結(jié)論 91
2.9.1 總結(jié) 91
2.9.2 從能量角度看非常好的架構(gòu)選擇 93
2.9.3 評估架構(gòu)選擇的指南 94
2.10 問題 96
2.11 附錄I：代數(shù)結(jié)構(gòu)的詞匯表概要 97
2.12 附錄II：VLSI子函數(shù)的面積和延時(shí)數(shù)據(jù) 100
第3章 功能驗(yàn)證 102
3.1 如何建立有效的功能規(guī)格說明 102
3.1.1 形式化的規(guī)格說明 103
3.1.2 快速原型 103
3.2 制定適合的仿真策略 104
3.2.1 需要什么條件才能在仿真中發(fā)現(xiàn)設(shè)計(jì)缺陷 105
3.2.2 仿真和響應(yīng)檢查必須自動(dòng)發(fā)生 105
3.2.3 徹底的驗(yàn)證仍然是個(gè)難以達(dá)到的目標(biāo) 106
3.2.4 所有的局部驗(yàn)證的技術(shù)都有各自的缺陷 107
3.2.5 從多個(gè)來源搜集測試用例會(huì)有幫助 111
3.2.6 基于斷言的驗(yàn)證也有幫助 112
3.2.7 把測試開發(fā)和電路設(shè)計(jì)分開也有幫助 113
3.2.8 虛擬原型有助于產(chǎn)生期望的響應(yīng) 114
3.3 在整個(gè)設(shè)計(jì)周期里重用相同的功能量規(guī) 114
3.3.1 處理激勵(lì)和期望響應(yīng)可選方法 116
3.3.2 模塊化的測試平臺設(shè)計(jì) 116
3.3.3 激勵(lì)和響應(yīng)明確定義的時(shí)間表 117
3.3.4 略過冗余的仿真序列降低運(yùn)行次數(shù) 119
3.3.5 抽象到對更高層次數(shù)據(jù)的更高層次處理 119
3.3.6 在多個(gè)電路模型之間吸收延遲變化 124
3.4 結(jié)論 124
3.5 問題 126
3.6 附錄I：功能驗(yàn)證的形式方法 128
3.7 附錄II：為仿真和測試推導(dǎo)一個(gè)前后一致的時(shí)間表 128
第4章 使用VHDL為硬件建模 132
4.1 動(dòng)機(jī) 132
4.1.1 為什么要做硬件綜合 132
4.1.2 VHDL還有哪些替代者 132
4.1.3 IEEE 1076標(biāo)準(zhǔn)的起源和目標(biāo)是什么 134
4.1.4 為什么要費(fèi)力去學(xué)硬件描述語言 134
4.1.5 議程 135
4.2 關(guān)鍵概念和VHDL結(jié)構(gòu) 135
4.2.1 電路層次和連接 136
4.2.2 并行進(jìn)程和進(jìn)程交互 139
4.2.3 離散信號代替電信號 145
4.2.4 基于事件的時(shí)間概念用于控制仿真 151
4.2.5 模型參數(shù)化工具 158
4.2.6 從編程語言借用的概念 164
4.3 把VHDL用于硬件綜合 168
4.3.1 綜合概述 168
4.3.2 數(shù)據(jù)類型 169
4.3.3 寄存器、有限狀態(tài)機(jī)和其他時(shí)序子電路 169
4.3.4 RAM、ROM和其他宏單元 174
4.3.5 必須在網(wǎng)表級別控制的電路 175
4.3.6 時(shí)序約束 176
4.3.7 關(guān)于綜合的限制和警告 179
4.3.8 如何逐步建立寄存器傳輸級模型 179
4.4 把VHDL用于硬件仿真 182
4.4.1 數(shù)字仿真的要素 182
4.4.2 一般測試模塊解析 182
4.4.3 改編來適應(yīng)手邊的設(shè)計(jì)問題 184
4.4.4 IEEE 1076.4 VITAL模型標(biāo)準(zhǔn) 185
4.5 小結(jié) 186
4.6 問題 186
4.7 附錄I：關(guān)于VHDL的書籍和網(wǎng)頁 188
4.8 附錄II：相關(guān)的擴(kuò)展和標(biāo)準(zhǔn) 189
4.8.1 受保護(hù)的共享變量IEEE 1076a 189
4.8.2 模擬和混合信號擴(kuò)展IEEE 1076.1 190
4.8.3 實(shí)數(shù)和復(fù)數(shù)的數(shù)學(xué)包IEEE 1076.2 190
4.8.4 算術(shù)包IEEE 1076.3 191
4.8.5 指定作為綜合的語言子集IEEE 1076.6 191
4.8.6 標(biāo)準(zhǔn)延時(shí)格式(SDF)IEEE 1497 191
4.8.7 類型轉(zhuǎn)換函數(shù)的一個(gè)便捷的匯編 192
4.9 附錄III：VHDL模型的例子 192
4.9.1 組合電路模型 193
4.9.2 Mealy、Moore和Medvedev狀態(tài)機(jī) 198
4.9.3 狀態(tài)化簡和編碼 204
4.9.4 仿真測試平臺 206
4.9.5 使用不同廠商的VHDL工具 220
第5章 同步電路設(shè)計(jì)情況 221
5.1 引言 221
5.2 控制狀態(tài)改變的重要選擇 221
5.2.1 同步時(shí)鐘 221
5.2.2 異步時(shí)鐘 222
5.2.3 自定時(shí)時(shí)鐘 224
5.3 為什么在VLSI中嚴(yán)格的時(shí)鐘方案絕對必要 224
5.3.1 冒險(xiǎn)的危險(xiǎn) 224
5.3.2 同步時(shí)鐘的優(yōu)缺點(diǎn) 225
5.3.3 按需提供時(shí)鐘不是VLSI的選擇 226
5.3.4 完全自定時(shí)的時(shí)鐘通常也不是個(gè)選擇 227
5.3.5 系統(tǒng)時(shí)鐘的混合方案 227
5.4 同步電路設(shè)計(jì)的注意事項(xiàng) 228
5.4.1 第一條指導(dǎo)原則：分離信號種類 228
5.4.2 第二條指導(dǎo)原則：允許電路在時(shí)鐘到達(dá)前穩(wěn)定 230
5.4.3 更詳細(xì)的同步設(shè)計(jì)規(guī)則 230
5.5 結(jié)論 235
5.6 問題 236
5.7 附錄：關(guān)于識別信號種類 236
5.7.1 信號種類 236
5.7.2 有效電平 238
5.7.3 波形的信息 238
5.7.4 三態(tài)性能 239
5.7.5 輸入、輸出和雙向端點(diǎn) 240
5.7.6 當(dāng)前狀態(tài)與下一個(gè)狀態(tài) 240
5.7.7 句法慣例 240
5.7.8 關(guān)于VHDL中的大寫和小寫字母的注釋 241
5.7.9 關(guān)于名字跨EDA平臺可移植性的注釋 242
第6章 同步電路的時(shí)鐘 243
6.1 時(shí)鐘分配的困難是什么 243
6.1.1 議程 244
6.1.2 時(shí)鐘分配有關(guān)的時(shí)間量 244
6.2 一個(gè)電路可以承受多大的偏移和抖動(dòng) 244
6.2.1 基本知識 244
6.2.2 單邊沿觸發(fā)一相時(shí)鐘 246
6.2.3 雙邊沿觸發(fā)的一相時(shí)鐘 251
6.2.4 對稱的電平敏感兩相時(shí)鐘 252
6.2.5 非對稱的電平敏感兩相時(shí)鐘 255
6.2.6 一線電平敏感兩相時(shí)鐘 257
6.2.7 電平敏感一相時(shí)鐘和行波流水線 258
6.3 如何把時(shí)鐘偏移保持在緊密的范圍內(nèi) 261
6.3.1 時(shí)鐘波形 261
6.3.2 集中式時(shí)鐘緩沖器 263
6.3.3 分布式時(shí)鐘緩沖器樹 264
6.3.4 混合式時(shí)鐘分布網(wǎng)絡(luò) 265
6.3.5 時(shí)鐘偏移分析 265
6.4 如何實(shí)現(xiàn)友好的輸入/輸出時(shí)序 266
6.4.1 友好的和不友好的I/O時(shí)序?qū)Ρ取?66
6.4.2 時(shí)鐘分布延時(shí)對I/O時(shí)序的影響 267
6.4.3 PTV變化對I/O時(shí)序的影響 269
6.4.4 寄存?輸入和輸出 269
6.4.5 在輸入端人為增加組合延時(shí) 269
6.4.6 用提前的時(shí)鐘驅(qū)動(dòng)輸入寄存器 270
6.4.7 從最慢的器件中抽出一個(gè)時(shí)鐘域的時(shí)鐘 270
6.4.8 通過PLL和DLL實(shí)現(xiàn)“零延時(shí)”時(shí)鐘分布 270
6.5 如何正確地實(shí)現(xiàn)門控時(shí)鐘 272
6.5.1 傳統(tǒng)的帶使能反饋型寄存器 272
6.5.2 天然的和不可靠的門控時(shí)鐘方案 273
6.5.3 某些情況下可行的簡單門控時(shí)鐘方案 273
6.5.4 可靠的門控時(shí)鐘方案 274
6.6 小結(jié) 275
6.7 問題 278
第7章 異步數(shù)據(jù)采集 281
7.1 動(dòng)機(jī) 281
7.2 向量采集?數(shù)據(jù)一致性問題 282
7.2.1 簡單的并行位同步 282
7.2.2 單位距離編碼 283
7.2.3 交叉向量的消除 284
7.2.4 握手 284
7.2.5 部分握手 286
7.3 標(biāo)量采集的數(shù)據(jù)一致性問題 288
7.3.1 完全沒有同步 288
7.3.2 多地點(diǎn)同步 288
7.3.3 單地點(diǎn)同步 288
7.3.4 由慢時(shí)鐘同步 288
7.4 同步器的亞穩(wěn)態(tài)行為 290
7.4.1 邊際觸發(fā)及其如何回到確定狀態(tài) 290
7.4.2 對電路功能的影響 292
7.4.3 一個(gè)評價(jià)同步器可靠性的統(tǒng)計(jì)模型 293
7.4.4 準(zhǔn)同步接口 294
7.4.5 亞穩(wěn)態(tài)行為的?制 294
7.5 小結(jié) 296
7.6 問題 296
第8章 門級和晶體管級設(shè)計(jì) 298
8.1 CMOS邏輯門 298
8.1.1 作為開關(guān)的MOSFET 298
8.1.2 反相器 299
8.1.3 簡單的CMOS門電路 306
8.1.4 復(fù)合門 308
8.1.5 有高阻抗能力的門電路 312
8.1.6 奇偶校驗(yàn)門電路 313
8.1.7 加法器片 315
8.2 CMOS雙穩(wěn)態(tài) 316
8.2.1 鎖存器 317
8.2.2 功能鎖存器 319
8.2.3 單邊沿觸發(fā)的觸發(fā)器 319
8.2.4 所有觸發(fā)器的根源 321
8.2.5 雙邊沿寄存器 322
8.2.6 摘要 324
8.3 CMOS?上存儲(chǔ)器 324
8.3.1 SRAM 324
8.3.2 DRAM 327
8.3.3 其他的區(qū)別和共同點(diǎn) 328
8.4 CMOS的電學(xué)精巧設(shè)計(jì) 329
8.4.1 紐扣 329
8.4.2 施密特觸發(fā)器 330
8.4.3 打結(jié)單元 331
8.4.4 填充單元 331
8.4.5 電平位移器和輸入/輸出緩沖器 332
8.4.6 數(shù)字可調(diào)延時(shí)線 332
8.5 陷阱 333
8.5.1 總線和三態(tài)節(jié)點(diǎn) 333
8.5.2 傳輸門和其他雙向元件 336
8.5.3 可靠的設(shè)計(jì)意味什么 339
8.5.4 微處理器的接口電路 339
8.5.5 機(jī)械接觸 340
8.5.6 總結(jié) 341
8.6 問題 342
8.7 附錄I：MOSFET電學(xué)模型概要 344
8.7.1 命名和計(jì)算約定 344
8.7.2 Sah模型 345
8.7.3 Shichman-Hodges模型 348
8.7.4 ?指數(shù)律模型 349
8.7.5 2階效應(yīng) 350
8.7.6 晶體管模型通常不描述的效應(yīng) 352
8.7.7 結(jié)論 353
8.8 附錄Ⅱ：BJT 353
第9章 能量效率與熱量排除 355
9.1 CMOS電路中能量消耗在何處 355
9.1.1 電容負(fù)載的充電和放電 356
9.1.2 交變電流 359
9.1.3 阻性負(fù)載 361
9.1.4 泄漏電流 361
9.1.5 總能量消耗 363
9.1.6 CMOS電壓縮放 364
9.2 如何提高能量效率 366
9.2.1 一般準(zhǔn)則 366
9.2.2 如何降低動(dòng)態(tài)消耗 367
9.2.3 如何減少漏電流 371
9.3 熱傳導(dǎo)與熱量排除 376
9.4 附錄I：節(jié)點(diǎn)電容的來源 377
9.5 附錄II：非常規(guī)方法 378
9.5.1 亞閾值邏輯 378
9.5.2 電壓擺幅減小技術(shù) 378
9.5.3 絕熱邏輯 379
第10章 信號完整性 381
10.1 引言 381
10.1.1 噪聲如何進(jìn)入到電子電路中 381
10.1.2 噪聲如何影響數(shù)字電路 382
10.1.3 議程 384
10.2 串?dāng)_ 384
10.3 地彈與電源低落 384
10.3.1 源?公共串聯(lián)阻抗的耦合機(jī)制 384
10.3.2 開關(guān)大電流源自何處 385
10.3.3 地彈的影響有多嚴(yán)重 386
10.4 如何減輕地彈 388
10.4.1 降低有效串聯(lián)阻抗 388
10.4.2 隔離污染者與潛在的受害者 394
10.4.3 避免過大的翻轉(zhuǎn)電流 395
10.4.4 確保噪聲容限 398
10.5 小結(jié) 399
10.6 問題 400
10.7 附錄：2階近似的推導(dǎo) 401
第11章 物理設(shè)計(jì) 402
11.1 議程 402
11.2 導(dǎo)電層和它們的特性 402
11.2.1 幾何特性與版圖規(guī)則 402
11.2.2 電學(xué)性質(zhì) 405
11.2.3 層間連接 405
11.2.4 導(dǎo)電層的典型功能 407
11.3 基于單元的后端設(shè)計(jì) 408
11.3.1 平面布圖規(guī)劃 408
11.3.2 確定主要的組件模塊和時(shí)鐘域 408
11.3.3 確定管腳預(yù)算 409
11.3.4 為所有主要的組件模塊找到一個(gè)有相關(guān)性的排列 410
11.3.5 規(guī)劃電源、時(shí)鐘和信號分布 411
11.3.6 布局和布線 412
11.3.7 芯片裝配 414
11.4 封裝 414
11.4.1 晶圓分揀 417
11.4.2 晶圓測試 417
11.4.3 晶背面研磨和切割 417
11.4.4 密封 418
11.4.5 最終測試和分級 419
11.4.6 鍵合圖與鍵合規(guī)則 419
11.4.7 先進(jìn)的封裝技術(shù) 419
11.4.8 選擇封裝技術(shù) 423
11.5 版圖的細(xì)節(jié)設(shè)計(jì) 423
11.5.1 手工版圖設(shè)計(jì)的目標(biāo) 424
11.5.2 版圖設(shè)計(jì)不是所見即所得的事情 424
11.5.3 標(biāo)準(zhǔn)單元版圖 427
11.5.4 門海宏單元版圖 428
11.5.5 SRAM單元的版圖 429
11.5.6 光刻友好的版圖有助于提高制造良率 431
11.5.7 網(wǎng)格，高效流行的版圖排列 431
11.6 防止過度電性應(yīng)力 432
11.6.1 電遷移 433
11.6.2 ESD 434
11.6.3 閂鎖 438
11.7 問題 442
11.8 附錄I：VLSI宣傳的幾何量 442
11.9 附錄II：關(guān)于工藝版圖圖形中擴(kuò)散區(qū)的編碼 443
11.10 附錄III：方塊電阻 445
第12章 設(shè)計(jì)驗(yàn)證 446
12.1 發(fā)現(xiàn)時(shí)序問題 446
12.1.1 關(guān)于時(shí)序問題，仿真能告訴我們什么 446
12.1.2 時(shí)序驗(yàn)證有多大幫助 449
12.2 時(shí)序數(shù)據(jù)的準(zhǔn)確程度 451
12.2.1 單元延時(shí) 451
12.2.2 互連延時(shí)和版圖寄生現(xiàn)象 454
12.2.3 重點(diǎn)是制定切實(shí)的假設(shè) 457
12.3 更多的靜態(tài)驗(yàn)證技術(shù) 458
12.3.1 電學(xué)規(guī)則檢查 458
12.3.2 代碼檢查 460
12.4 版圖后驗(yàn)證 460
12.4.1 設(shè)計(jì)規(guī)則檢查 463
12.4.2 可制造性分析 464
12.4.3 版圖抽取 464
12.4.4 版圖與網(wǎng)表一致性檢查 464
12.4.5 等價(jià)性檢查 465
12.4.6 版圖后時(shí)序驗(yàn)證 465
12.4.7 電源網(wǎng)格分析 465
12.4.8 信號完整性分析 465
12.4.9 版圖后仿真 465
12.4.10 總體狀況 466
12.5 小結(jié) 466
12.6 問題 467
12.7 附錄I：單元和庫特征化 468
12.8 附錄II：互連模型的等效電路 469
第13章 VLSI經(jīng)濟(jì)學(xué)和項(xiàng)目管理 472
13.1 議程 472
13.2 產(chǎn)業(yè)協(xié)作的模式 473
13.2.1 完全用標(biāo)準(zhǔn)部件組裝成的系統(tǒng) 473
13.2.2 圍繞著程控處理器搭建的系統(tǒng) 474
13.2.3 以現(xiàn)場可編程邏輯為基礎(chǔ)設(shè)計(jì)的系統(tǒng) 474
13.2.4 以半定制ASIC為基礎(chǔ)設(shè)計(jì)的系統(tǒng) 476
13.2.5 以全定制ASIC為基礎(chǔ)設(shè)計(jì)的系統(tǒng) 477
13.3 ASIC產(chǎn)業(yè)內(nèi)部的接口 477
13.3.1 IC設(shè)計(jì)數(shù)據(jù)的移交點(diǎn) 478
13.3.2 IC生產(chǎn)服務(wù)范圍 479
13.4 虛擬元件 480
13.4.1 版權(quán)保護(hù)與給客戶的信息 480
13.4.2 設(shè)計(jì)重用要求更好的質(zhì)量和更徹底的驗(yàn)證 481
13.4.3 許多現(xiàn)有的虛擬元件需要重新設(shè)計(jì) 482
13.4.4 虛擬元件需要跟蹤服務(wù) 482
13.4.5 保障條款 483
13.4.6 交付一個(gè)完整的虛擬元件包 483
13.4.7 商業(yè)模式 484
13.5 集成電路的成本 485
13.5.1 電路尺寸的影響 486
13.5.2 生產(chǎn)工藝的影響 487
13.5.3 生產(chǎn)數(shù)量的影響 489
13.5.4 可配置性的影響 490
13.5.5 小節(jié)摘要 490
13.6 小批量生產(chǎn)方法 492
13.6.1 多項(xiàng)目晶圓 492
13.6.2 多層掩模 492
13.6.3 電子束光刻 493
13.6.4 激光加工 493
13.6.5 硬連線FPGA和結(jié)構(gòu)化ASIC 493
13.6.6 成本事務(wù) 494
13.7 市場方面 494
13.7.1 商業(yè)成功的要素 494
13.7.2 商業(yè)化步驟和市場重點(diǎn) 495
13.7.3 服務(wù)與產(chǎn)品 497
13.7.4 產(chǎn)品分級 498
13.8 做出選擇 499
13.8.1 用還是不用ASIC 499
13.8.2 應(yīng)該選擇什么樣的實(shí)現(xiàn)技術(shù) 501
13.8.3 如果沒有任何東西是已知確定的，該怎么辦 503
13.8.4 系統(tǒng)公司能夠承擔(dān)忽視微電子技術(shù)的后果嗎 504
13.9 成功的VLSI設(shè)計(jì)的關(guān)鍵 505
13.9.1 項(xiàng)目定義和市場營銷 505
13.9.2 技術(shù)管理 506
13.9.3 工程學(xué) 507
13.9.4 驗(yàn)證 508
13.9.5 誤區(qū) 508
13.10 附錄：在微電子領(lǐng)域開展業(yè)務(wù) 509
13.10.1 評估業(yè)務(wù)伙伴和設(shè)計(jì)套件的檢查清單 509
13.10.2 虛擬元件供應(yīng)商 511
13.10.3 精選一些低量生產(chǎn)供應(yīng)商 511
13.10.4 成本估計(jì)的一些幫助 511
第14章 CMOS工藝基礎(chǔ) 514
14.1 MOS器件物理本質(zhì) 514
14.1.1 能帶和電傳導(dǎo) 514
14.1.2 半導(dǎo)體材料的摻雜 514
14.1.3 pn結(jié)、接觸和二極管 516
14.1.4 MOSFET 518
14.2 基本的CMOS制造流程 522
14.2.1 CMOS技術(shù)的關(guān)鍵特性 522
14.2.2 前段制造步驟 525
14.2.3 后段制造步驟 526
14.2.4 工藝監(jiān)控 527
14.2.5 光刻 527
14.3 CMOS工藝主旋律的變化 533
14.3.1 銅取代了鋁作為互連材料 533
14.3.2 低介電常數(shù)的層間介質(zhì)正在取代SiO2 534
14.3.3 高介電常數(shù)柵介質(zhì)要代替二氧化硅 535
14.3.4 應(yīng)變硅和硅鍺工藝 536
14.3.5 金屬柵一定會(huì)再次流行 537
14.3.6 絕緣體上硅工藝 538
第15章 展望 540
15.1 CMOS技術(shù)的演進(jìn)路徑 540
15.1.1 傳統(tǒng)器件的縮放 540
15.1.2 尋找新的器件拓?fù)浣Y(jié)構(gòu) 543
15.1.3 隧穿MOSFET 544
15.1.4 尋找更好的半導(dǎo)體材料 544
15.1.5 垂直集成 546
15.2 CMOS之后還有新的機(jī)會(huì)嗎 546
15.2.1 數(shù)據(jù)存儲(chǔ) 547
15.2.2 納米技術(shù) 548
15.3 技術(shù)推動(dòng)力 551
15.3.1 所謂的行業(yè)“定律”和背后的力量 551
15.3.2 行業(yè)路線圖 552
15.4 市場拉動(dòng) 554
15.5 設(shè)計(jì)方法學(xué)的演進(jìn)路線 555
15.5.1 生產(chǎn)率問題 555
15.5.2 架構(gòu)設(shè)計(jì)的新方法 557
15.6 小結(jié) 559
15.7 6個(gè)重大的挑戰(zhàn) 560
15.8 附錄：非半導(dǎo)體存儲(chǔ)技術(shù)比較 560
附錄A 基礎(chǔ)數(shù)字電子學(xué) 561
附錄B 有限狀態(tài)機(jī) 593
附錄C LSI設(shè)計(jì)人員的檢查清單 607
附錄D 符號和常量 614
參考文? 621
索引 643
1.1 經(jīng)濟(jì)的影響 1
1.2 概念和術(shù)語 3
1.2.1 吉尼斯紀(jì)錄的視角 3
1.2.2 市場視角 4
1.2.3 生產(chǎn)的視角 5
1.2.4 設(shè)計(jì)工程師的視角 8
1.2.5 商業(yè)的視角 13
1.3 數(shù)字VLSI設(shè)計(jì)流程 13
1.3.1 Y圖，數(shù)字電子系統(tǒng)的地圖 13
1.3.2 VLSI設(shè)計(jì)的主要階段 14
1.3.3 單元庫 21
1.3.4 電子設(shè)計(jì)自動(dòng)化軟件 22
1.4 FPL 22
1.4.1 配置技術(shù) 23
1.4.2 硬件資源的結(jié)構(gòu) 24
1.4.3 商業(yè)產(chǎn)品 27
1.5 問題 28
1.6 附錄I：邏輯系列的簡明術(shù)語表 28
1.7 附錄II：用圖表匯編電路有關(guān)的術(shù)語 30
第2章 從算法到架構(gòu) 34
2.1 架構(gòu)設(shè)計(jì)的目標(biāo) 34
2.2 兩種相對的架構(gòu) 34
2.2.1 算法的什么性質(zhì)使得它適合專用的VLSI架構(gòu) 38
2.2.2 在相對的架構(gòu)中間有很大的空間 41
2.2.3 通用處理單元和專用處理單元的聯(lián)合 41
2.2.4 協(xié)處理器 42
2.2.5 專用指令集處理器 42
2.2.6 可配置計(jì)算 44
2.2.7 可擴(kuò)展指令集處理器 45
2.2.8 摘要 45
2.3 VLSI架構(gòu)設(shè)計(jì)的變換方法 46
2.3.1 算法領(lǐng)域的再建模空間 47
2.3.2 架構(gòu)領(lǐng)域的再建模空間 48
2.3.3 系統(tǒng)工程師和VLSI設(shè)計(jì)師必須通力合作 48
2.3.4 描述處理算法的圖示方法 49
2.3.5 同形架構(gòu) 50
2.3.6 架構(gòu)選擇的優(yōu)缺點(diǎn) 51
2.3.7 計(jì)算周期與時(shí)鐘周期 52
2.4 組合運(yùn)算的等價(jià)變換 52
2.4.1 共同的前提 53
2.4.2 迭代分解 54
2.4.3 流水線 56
2.4.4 復(fù)制 59
2.4.5 時(shí)間共享 61
2.4.6 結(jié)合變換 65
2.4.7 其他代數(shù)變換 66
2.4.8 摘要 66
2.5 臨時(shí)數(shù)據(jù)存儲(chǔ)的方法 67
2.5.1 數(shù)據(jù)訪問模式 67
2.5.2 可用的存儲(chǔ)器配置和面積占用 67
2.5.3 存儲(chǔ)容量 68
2.5.4 片外的連線和成本 69
2.5.5 延遲和時(shí)序 69
2.5.6 摘要 69
2.6 非遞歸計(jì)算的等價(jià)變? 70
2.6.1 重定時(shí) 70
2.6.2 回顧流水線 71
2.6.3 脈動(dòng)變換 73
2.6.4 回顧迭代分解和時(shí)間共享 73
2.6.5 回顧復(fù)制 74
2.6.6 摘要 74
2.7 遞歸計(jì)算的等價(jià)變換 75
2.7.1 反饋的障礙 75
2.7.2 展開第一階循環(huán) 76
2.7.3 更高階的循環(huán) 77
2.7.4 時(shí)變的循環(huán) 79
2.7.5 非線性或一般的循環(huán) 80
2.7.6 流水線交織不是等價(jià)變換 82
2.7.7 摘要 84
2.8 變換方法的推廣 84
2.8.1 推廣到其他細(xì)節(jié)層次 84
2.8.2 串行位架構(gòu) 85
2.8.3 分布式算法 87
2.8.4 推廣到其他代數(shù)結(jié)構(gòu) 89
2.8.5 摘要 91
2.9 結(jié)論 91
2.9.1 總結(jié) 91
2.9.2 從能量角度看非常好的架構(gòu)選擇 93
2.9.3 評估架構(gòu)選擇的指南 94
2.10 問題 96
2.11 附錄I：代數(shù)結(jié)構(gòu)的詞匯表概要 97
2.12 附錄II：VLSI子函數(shù)的面積和延時(shí)數(shù)據(jù) 100
第3章 功能驗(yàn)證 102
3.1 如何建立有效的功能規(guī)格說明 102
3.1.1 形式化的規(guī)格說明 103
3.1.2 快速原型 103
3.2 制定適合的仿真策略 104
3.2.1 需要什么條件才能在仿真中發(fā)現(xiàn)設(shè)計(jì)缺陷 105
3.2.2 仿真和響應(yīng)檢查必須自動(dòng)發(fā)生 105
3.2.3 徹底的驗(yàn)證仍然是個(gè)難以達(dá)到的目標(biāo) 106
3.2.4 所有的局部驗(yàn)證的技術(shù)都有各自的缺陷 107
3.2.5 從多個(gè)來源搜集測試用例會(huì)有幫助 111
3.2.6 基于斷言的驗(yàn)證也有幫助 112
3.2.7 把測試開發(fā)和電路設(shè)計(jì)分開也有幫助 113
3.2.8 虛擬原型有助于產(chǎn)生期望的響應(yīng) 114
3.3 在整個(gè)設(shè)計(jì)周期里重用相同的功能量規(guī) 114
3.3.1 處理激勵(lì)和期望響應(yīng)可選方法 116
3.3.2 模塊化的測試平臺設(shè)計(jì) 116
3.3.3 激勵(lì)和響應(yīng)明確定義的時(shí)間表 117
3.3.4 略過冗余的仿真序列降低運(yùn)行次數(shù) 119
3.3.5 抽象到對更高層次數(shù)據(jù)的更高層次處理 119
3.3.6 在多個(gè)電路模型之間吸收延遲變化 124
3.4 結(jié)論 124
3.5 問題 126
3.6 附錄I：功能驗(yàn)證的形式方法 128
3.7 附錄II：為仿真和測試推導(dǎo)一個(gè)前后一致的時(shí)間表 128
第4章 使用VHDL為硬件建模 132
4.1 動(dòng)機(jī) 132
4.1.1 為什么要做硬件綜合 132
4.1.2 VHDL還有哪些替代者 132
4.1.3 IEEE 1076標(biāo)準(zhǔn)的起源和目標(biāo)是什么 134
4.1.4 為什么要費(fèi)力去學(xué)硬件描述語言 134
4.1.5 議程 135
4.2 關(guān)鍵概念和VHDL結(jié)構(gòu) 135
4.2.1 電路層次和連接 136
4.2.2 并行進(jìn)程和進(jìn)程交互 139
4.2.3 離散信號代替電信號 145
4.2.4 基于事件的時(shí)間概念用于控制仿真 151
4.2.5 模型參數(shù)化工具 158
4.2.6 從編程語言借用的概念 164
4.3 把VHDL用于硬件綜合 168
4.3.1 綜合概述 168
4.3.2 數(shù)據(jù)類型 169
4.3.3 寄存器、有限狀態(tài)機(jī)和其他時(shí)序子電路 169
4.3.4 RAM、ROM和其他宏單元 174
4.3.5 必須在網(wǎng)表級別控制的電路 175
4.3.6 時(shí)序約束 176
4.3.7 關(guān)于綜合的限制和警告 179
4.3.8 如何逐步建立寄存器傳輸級模型 179
4.4 把VHDL用于硬件仿真 182
4.4.1 數(shù)字仿真的要素 182
4.4.2 一般測試模塊解析 182
4.4.3 改編來適應(yīng)手邊的設(shè)計(jì)問題 184
4.4.4 IEEE 1076.4 VITAL模型標(biāo)準(zhǔn) 185
4.5 小結(jié) 186
4.6 問題 186
4.7 附錄I：關(guān)于VHDL的書籍和網(wǎng)頁 188
4.8 附錄II：相關(guān)的擴(kuò)展和標(biāo)準(zhǔn) 189
4.8.1 受保護(hù)的共享變量IEEE 1076a 189
4.8.2 模擬和混合信號擴(kuò)展IEEE 1076.1 190
4.8.3 實(shí)數(shù)和復(fù)數(shù)的數(shù)學(xué)包IEEE 1076.2 190
4.8.4 算術(shù)包IEEE 1076.3 191
4.8.5 指定作為綜合的語言子集IEEE 1076.6 191
4.8.6 標(biāo)準(zhǔn)延時(shí)格式(SDF)IEEE 1497 191
4.8.7 類型轉(zhuǎn)換函數(shù)的一個(gè)便捷的匯編 192
4.9 附錄III：VHDL模型的例子 192
4.9.1 組合電路模型 193
4.9.2 Mealy、Moore和Medvedev狀態(tài)機(jī) 198
4.9.3 狀態(tài)化簡和編碼 204
4.9.4 仿真測試平臺 206
4.9.5 使用不同廠商的VHDL工具 220
第5章 同步電路設(shè)計(jì)情況 221
5.1 引言 221
5.2 控制狀態(tài)改變的重要選擇 221
5.2.1 同步時(shí)鐘 221
5.2.2 異步時(shí)鐘 222
5.2.3 自定時(shí)時(shí)鐘 224
5.3 為什么在VLSI中嚴(yán)格的時(shí)鐘方案絕對必要 224
5.3.1 冒險(xiǎn)的危險(xiǎn) 224
5.3.2 同步時(shí)鐘的優(yōu)缺點(diǎn) 225
5.3.3 按需提供時(shí)鐘不是VLSI的選擇 226
5.3.4 完全自定時(shí)的時(shí)鐘通常也不是個(gè)選擇 227
5.3.5 系統(tǒng)時(shí)鐘的混合方案 227
5.4 同步電路設(shè)計(jì)的注意事項(xiàng) 228
5.4.1 第一條指導(dǎo)原則：分離信號種類 228
5.4.2 第二條指導(dǎo)原則：允許電路在時(shí)鐘到達(dá)前穩(wěn)定 230
5.4.3 更詳細(xì)的同步設(shè)計(jì)規(guī)則 230
5.5 結(jié)論 235
5.6 問題 236
5.7 附錄：關(guān)于識別信號種類 236
5.7.1 信號種類 236
5.7.2 有效電平 238
5.7.3 波形的信息 238
5.7.4 三態(tài)性能 239
5.7.5 輸入、輸出和雙向端點(diǎn) 240
5.7.6 當(dāng)前狀態(tài)與下一個(gè)狀態(tài) 240
5.7.7 句法慣例 240
5.7.8 關(guān)于VHDL中的大寫和小寫字母的注釋 241
5.7.9 關(guān)于名字跨EDA平臺可移植性的注釋 242
第6章 同步電路的時(shí)鐘 243
6.1 時(shí)鐘分配的困難是什么 243
6.1.1 議程 244
6.1.2 時(shí)鐘分配有關(guān)的時(shí)間量 244
6.2 一個(gè)電路可以承受多大的偏移和抖動(dòng) 244
6.2.1 基本知識 244
6.2.2 單邊沿觸發(fā)一相時(shí)鐘 246
6.2.3 雙邊沿觸發(fā)的一相時(shí)鐘 251
6.2.4 對稱的電平敏感兩相時(shí)鐘 252
6.2.5 非對稱的電平敏感兩相時(shí)鐘 255
6.2.6 一線電平敏感兩相時(shí)鐘 257
6.2.7 電平敏感一相時(shí)鐘和行波流水線 258
6.3 如何把時(shí)鐘偏移保持在緊密的范圍內(nèi) 261
6.3.1 時(shí)鐘波形 261
6.3.2 集中式時(shí)鐘緩沖器 263
6.3.3 分布式時(shí)鐘緩沖器樹 264
6.3.4 混合式時(shí)鐘分布網(wǎng)絡(luò) 265
6.3.5 時(shí)鐘偏移分析 265
6.4 如何實(shí)現(xiàn)友好的輸入/輸出時(shí)序 266
6.4.1 友好的和不友好的I/O時(shí)序?qū)Ρ取?66
6.4.2 時(shí)鐘分布延時(shí)對I/O時(shí)序的影響 267
6.4.3 PTV變化對I/O時(shí)序的影響 269
6.4.4 寄存?輸入和輸出 269
6.4.5 在輸入端人為增加組合延時(shí) 269
6.4.6 用提前的時(shí)鐘驅(qū)動(dòng)輸入寄存器 270
6.4.7 從最慢的器件中抽出一個(gè)時(shí)鐘域的時(shí)鐘 270
6.4.8 通過PLL和DLL實(shí)現(xiàn)“零延時(shí)”時(shí)鐘分布 270
6.5 如何正確地實(shí)現(xiàn)門控時(shí)鐘 272
6.5.1 傳統(tǒng)的帶使能反饋型寄存器 272
6.5.2 天然的和不可靠的門控時(shí)鐘方案 273
6.5.3 某些情況下可行的簡單門控時(shí)鐘方案 273
6.5.4 可靠的門控時(shí)鐘方案 274
6.6 小結(jié) 275
6.7 問題 278
第7章 異步數(shù)據(jù)采集 281
7.1 動(dòng)機(jī) 281
7.2 向量采集?數(shù)據(jù)一致性問題 282
7.2.1 簡單的并行位同步 282
7.2.2 單位距離編碼 283
7.2.3 交叉向量的消除 284
7.2.4 握手 284
7.2.5 部分握手 286
7.3 標(biāo)量采集的數(shù)據(jù)一致性問題 288
7.3.1 完全沒有同步 288
7.3.2 多地點(diǎn)同步 288
7.3.3 單地點(diǎn)同步 288
7.3.4 由慢時(shí)鐘同步 288
7.4 同步器的亞穩(wěn)態(tài)行為 290
7.4.1 邊際觸發(fā)及其如何回到確定狀態(tài) 290
7.4.2 對電路功能的影響 292
7.4.3 一個(gè)評價(jià)同步器可靠性的統(tǒng)計(jì)模型 293
7.4.4 準(zhǔn)同步接口 294
7.4.5 亞穩(wěn)態(tài)行為的?制 294
7.5 小結(jié) 296
7.6 問題 296
第8章 門級和晶體管級設(shè)計(jì) 298
8.1 CMOS邏輯門 298
8.1.1 作為開關(guān)的MOSFET 298
8.1.2 反相器 299
8.1.3 簡單的CMOS門電路 306
8.1.4 復(fù)合門 308
8.1.5 有高阻抗能力的門電路 312
8.1.6 奇偶校驗(yàn)門電路 313
8.1.7 加法器片 315
8.2 CMOS雙穩(wěn)態(tài) 316
8.2.1 鎖存器 317
8.2.2 功能鎖存器 319
8.2.3 單邊沿觸發(fā)的觸發(fā)器 319
8.2.4 所有觸發(fā)器的根源 321
8.2.5 雙邊沿寄存器 322
8.2.6 摘要 324
8.3 CMOS?上存儲(chǔ)器 324
8.3.1 SRAM 324
8.3.2 DRAM 327
8.3.3 其他的區(qū)別和共同點(diǎn) 328
8.4 CMOS的電學(xué)精巧設(shè)計(jì) 329
8.4.1 紐扣 329
8.4.2 施密特觸發(fā)器 330
8.4.3 打結(jié)單元 331
8.4.4 填充單元 331
8.4.5 電平位移器和輸入/輸出緩沖器 332
8.4.6 數(shù)字可調(diào)延時(shí)線 332
8.5 陷阱 333
8.5.1 總線和三態(tài)節(jié)點(diǎn) 333
8.5.2 傳輸門和其他雙向元件 336
8.5.3 可靠的設(shè)計(jì)意味什么 339
8.5.4 微處理器的接口電路 339
8.5.5 機(jī)械接觸 340
8.5.6 總結(jié) 341
8.6 問題 342
8.7 附錄I：MOSFET電學(xué)模型概要 344
8.7.1 命名和計(jì)算約定 344
8.7.2 Sah模型 345
8.7.3 Shichman-Hodges模型 348
8.7.4 ?指數(shù)律模型 349
8.7.5 2階效應(yīng) 350
8.7.6 晶體管模型通常不描述的效應(yīng) 352
8.7.7 結(jié)論 353
8.8 附錄Ⅱ：BJT 353
第9章 能量效率與熱量排除 355
9.1 CMOS電路中能量消耗在何處 355
9.1.1 電容負(fù)載的充電和放電 356
9.1.2 交變電流 359
9.1.3 阻性負(fù)載 361
9.1.4 泄漏電流 361
9.1.5 總能量消耗 363
9.1.6 CMOS電壓縮放 364
9.2 如何提高能量效率 366
9.2.1 一般準(zhǔn)則 366
9.2.2 如何降低動(dòng)態(tài)消耗 367
9.2.3 如何減少漏電流 371
9.3 熱傳導(dǎo)與熱量排除 376
9.4 附錄I：節(jié)點(diǎn)電容的來源 377
9.5 附錄II：非常規(guī)方法 378
9.5.1 亞閾值邏輯 378
9.5.2 電壓擺幅減小技術(shù) 378
9.5.3 絕熱邏輯 379
第10章 信號完整性 381
10.1 引言 381
10.1.1 噪聲如何進(jìn)入到電子電路中 381
10.1.2 噪聲如何影響數(shù)字電路 382
10.1.3 議程 384
10.2 串?dāng)_ 384
10.3 地彈與電源低落 384
10.3.1 源?公共串聯(lián)阻抗的耦合機(jī)制 384
10.3.2 開關(guān)大電流源自何處 385
10.3.3 地彈的影響有多嚴(yán)重 386
10.4 如何減輕地彈 388
10.4.1 降低有效串聯(lián)阻抗 388
10.4.2 隔離污染者與潛在的受害者 394
10.4.3 避免過大的翻轉(zhuǎn)電流 395
10.4.4 確保噪聲容限 398
10.5 小結(jié) 399
10.6 問題 400
10.7 附錄：2階近似的推導(dǎo) 401
第11章 物理設(shè)計(jì) 402
11.1 議程 402
11.2 導(dǎo)電層和它們的特性 402
11.2.1 幾何特性與版圖規(guī)則 402
11.2.2 電學(xué)性質(zhì) 405
11.2.3 層間連接 405
11.2.4 導(dǎo)電層的典型功能 407
11.3 基于單元的后端設(shè)計(jì) 408
11.3.1 平面布圖規(guī)劃 408
11.3.2 確定主要的組件模塊和時(shí)鐘域 408
11.3.3 確定管腳預(yù)算 409
11.3.4 為所有主要的組件模塊找到一個(gè)有相關(guān)性的排列 410
11.3.5 規(guī)劃電源、時(shí)鐘和信號分布 411
11.3.6 布局和布線 412
11.3.7 芯片裝配 414
11.4 封裝 414
11.4.1 晶圓分揀 417
11.4.2 晶圓測試 417
11.4.3 晶背面研磨和切割 417
11.4.4 密封 418
11.4.5 最終測試和分級 419
11.4.6 鍵合圖與鍵合規(guī)則 419
11.4.7 先進(jìn)的封裝技術(shù) 419
11.4.8 選擇封裝技術(shù) 423
11.5 版圖的細(xì)節(jié)設(shè)計(jì) 423
11.5.1 手工版圖設(shè)計(jì)的目標(biāo) 424
11.5.2 版圖設(shè)計(jì)不是所見即所得的事情 424
11.5.3 標(biāo)準(zhǔn)單元版圖 427
11.5.4 門海宏單元版圖 428
11.5.5 SRAM單元的版圖 429
11.5.6 光刻友好的版圖有助于提高制造良率 431
11.5.7 網(wǎng)格，高效流行的版圖排列 431
11.6 防止過度電性應(yīng)力 432
11.6.1 電遷移 433
11.6.2 ESD 434
11.6.3 閂鎖 438
11.7 問題 442
11.8 附錄I：VLSI宣傳的幾何量 442
11.9 附錄II：關(guān)于工藝版圖圖形中擴(kuò)散區(qū)的編碼 443
11.10 附錄III：方塊電阻 445
第12章 設(shè)計(jì)驗(yàn)證 446
12.1 發(fā)現(xiàn)時(shí)序問題 446
12.1.1 關(guān)于時(shí)序問題，仿真能告訴我們什么 446
12.1.2 時(shí)序驗(yàn)證有多大幫助 449
12.2 時(shí)序數(shù)據(jù)的準(zhǔn)確程度 451
12.2.1 單元延時(shí) 451
12.2.2 互連延時(shí)和版圖寄生現(xiàn)象 454
12.2.3 重點(diǎn)是制定切實(shí)的假設(shè) 457
12.3 更多的靜態(tài)驗(yàn)證技術(shù) 458
12.3.1 電學(xué)規(guī)則檢查 458
12.3.2 代碼檢查 460
12.4 版圖后驗(yàn)證 460
12.4.1 設(shè)計(jì)規(guī)則檢查 463
12.4.2 可制造性分析 464
12.4.3 版圖抽取 464
12.4.4 版圖與網(wǎng)表一致性檢查 464
12.4.5 等價(jià)性檢查 465
12.4.6 版圖后時(shí)序驗(yàn)證 465
12.4.7 電源網(wǎng)格分析 465
12.4.8 信號完整性分析 465
12.4.9 版圖后仿真 465
12.4.10 總體狀況 466
12.5 小結(jié) 466
12.6 問題 467
12.7 附錄I：單元和庫特征化 468
12.8 附錄II：互連模型的等效電路 469
第13章 VLSI經(jīng)濟(jì)學(xué)和項(xiàng)目管理 472
13.1 議程 472
13.2 產(chǎn)業(yè)協(xié)作的模式 473
13.2.1 完全用標(biāo)準(zhǔn)部件組裝成的系統(tǒng) 473
13.2.2 圍繞著程控處理器搭建的系統(tǒng) 474
13.2.3 以現(xiàn)場可編程邏輯為基礎(chǔ)設(shè)計(jì)的系統(tǒng) 474
13.2.4 以半定制ASIC為基礎(chǔ)設(shè)計(jì)的系統(tǒng) 476
13.2.5 以全定制ASIC為基礎(chǔ)設(shè)計(jì)的系統(tǒng) 477
13.3 ASIC產(chǎn)業(yè)內(nèi)部的接口 477
13.3.1 IC設(shè)計(jì)數(shù)據(jù)的移交點(diǎn) 478
13.3.2 IC生產(chǎn)服務(wù)范圍 479
13.4 虛擬元件 480
13.4.1 版權(quán)保護(hù)與給客戶的信息 480
13.4.2 設(shè)計(jì)重用要求更好的質(zhì)量和更徹底的驗(yàn)證 481
13.4.3 許多現(xiàn)有的虛擬元件需要重新設(shè)計(jì) 482
13.4.4 虛擬元件需要跟蹤服務(wù) 482
13.4.5 保障條款 483
13.4.6 交付一個(gè)完整的虛擬元件包 483
13.4.7 商業(yè)模式 484
13.5 集成電路的成本 485
13.5.1 電路尺寸的影響 486
13.5.2 生產(chǎn)工藝的影響 487
13.5.3 生產(chǎn)數(shù)量的影響 489
13.5.4 可配置性的影響 490
13.5.5 小節(jié)摘要 490
13.6 小批量生產(chǎn)方法 492
13.6.1 多項(xiàng)目晶圓 492
13.6.2 多層掩模 492
13.6.3 電子束光刻 493
13.6.4 激光加工 493
13.6.5 硬連線FPGA和結(jié)構(gòu)化ASIC 493
13.6.6 成本事務(wù) 494
13.7 市場方面 494
13.7.1 商業(yè)成功的要素 494
13.7.2 商業(yè)化步驟和市場重點(diǎn) 495
13.7.3 服務(wù)與產(chǎn)品 497
13.7.4 產(chǎn)品分級 498
13.8 做出選擇 499
13.8.1 用還是不用ASIC 499
13.8.2 應(yīng)該選擇什么樣的實(shí)現(xiàn)技術(shù) 501
13.8.3 如果沒有任何東西是已知確定的，該怎么辦 503
13.8.4 系統(tǒng)公司能夠承擔(dān)忽視微電子技術(shù)的后果嗎 504
13.9 成功的VLSI設(shè)計(jì)的關(guān)鍵 505
13.9.1 項(xiàng)目定義和市場營銷 505
13.9.2 技術(shù)管理 506
13.9.3 工程學(xué) 507
13.9.4 驗(yàn)證 508
13.9.5 誤區(qū) 508
13.10 附錄：在微電子領(lǐng)域開展業(yè)務(wù) 509
13.10.1 評估業(yè)務(wù)伙伴和設(shè)計(jì)套件的檢查清單 509
13.10.2 虛擬元件供應(yīng)商 511
13.10.3 精選一些低量生產(chǎn)供應(yīng)商 511
13.10.4 成本估計(jì)的一些幫助 511
第14章 CMOS工藝基礎(chǔ) 514
14.1 MOS器件物理本質(zhì) 514
14.1.1 能帶和電傳導(dǎo) 514
14.1.2 半導(dǎo)體材料的摻雜 514
14.1.3 pn結(jié)、接觸和二極管 516
14.1.4 MOSFET 518
14.2 基本的CMOS制造流程 522
14.2.1 CMOS技術(shù)的關(guān)鍵特性 522
14.2.2 前段制造步驟 525
14.2.3 后段制造步驟 526
14.2.4 工藝監(jiān)控 527
14.2.5 光刻 527
14.3 CMOS工藝主旋律的變化 533
14.3.1 銅取代了鋁作為互連材料 533
14.3.2 低介電常數(shù)的層間介質(zhì)正在取代SiO2 534
14.3.3 高介電常數(shù)柵介質(zhì)要代替二氧化硅 535
14.3.4 應(yīng)變硅和硅鍺工藝 536
14.3.5 金屬柵一定會(huì)再次流行 537
14.3.6 絕緣體上硅工藝 538
第15章 展望 540
15.1 CMOS技術(shù)的演進(jìn)路徑 540
15.1.1 傳統(tǒng)器件的縮放 540
15.1.2 尋找新的器件拓?fù)浣Y(jié)構(gòu) 543
15.1.3 隧穿MOSFET 544
15.1.4 尋找更好的半導(dǎo)體材料 544
15.1.5 垂直集成 546
15.2 CMOS之后還有新的機(jī)會(huì)嗎 546
15.2.1 數(shù)據(jù)存儲(chǔ) 547
15.2.2 納米技術(shù) 548
15.3 技術(shù)推動(dòng)力 551
15.3.1 所謂的行業(yè)“定律”和背后的力量 551
15.3.2 行業(yè)路線圖 552
15.4 市場拉動(dòng) 554
15.5 設(shè)計(jì)方法學(xué)的演進(jìn)路線 555
15.5.1 生產(chǎn)率問題 555
15.5.2 架構(gòu)設(shè)計(jì)的新方法 557
15.6 小結(jié) 559
15.7 6個(gè)重大的挑戰(zhàn) 560
15.8 附錄：非半導(dǎo)體存儲(chǔ)技術(shù)比較 560
附錄A 基礎(chǔ)數(shù)字電子學(xué) 561
附錄B 有限狀態(tài)機(jī) 593
附錄C LSI設(shè)計(jì)人員的檢查清單 607
附錄D 符號和常量 614
參考文? 621
索引 643
粵公網(wǎng)安備 44030902003195號