| 資料語言： | 簡體中文 |
| 資料類別： | PDF文檔 |
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| 更新時間： | 2013-01-08 14:52:24 |
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提出了一種基于高速鎖存器的CMOS高速分頻器結構，闡述了其工作速度，工作范圍，前后級級聯電路設計。采用典型的TSMC 0．18 um／1．8 V工藝模型，通過Agilent的ADS進行模擬驗證，得到其最高工作速度為12 GHz，工作范圍為3～12 GHz，在6～12 GHz內，輸入靈敏度不小于100 mV，功耗小于28 mW。
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