全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(Nasdaq: CDNS)與全球最大的專業(yè)積體電路制造服務(wù)公司-臺灣積體電路制造股份有限公司(TWSE: 2330 , NYSE: TSM) (以下簡稱臺積公司)今日共同宣布推出業(yè)界第一款的混合信號/射頻參考設(shè)計”錦囊”(MS/RF RDK)。這款錦囊采用Cadence® Virtuoso®混合信號技術(shù)研發(fā)完成，可提供矽芯片特性行為模型(silicon-characterized behavioral models) 以及完整的教學內(nèi)容，展示經(jīng)驗證的高效混合信號/射頻IC參考設(shè)計流程，協(xié)助實現(xiàn)更快的上市時間。新技術(shù)包括鎖相環(huán)電路(Phase Locked Loop) 噪聲敏感參考設(shè)計實例，能夠以準確、高效的方式預(yù)測相位噪聲(phase noise)。采用的技術(shù)包括Virtuoso定制設(shè)計平臺中的SKILL-based Pcells、QRC抽取，以及涵蓋Spectre® Circuit Simulator、Spectre RF與AMS Designer的Virtuoso多模仿真等。

　　完整的混合信號/射頻參考設(shè)計錦囊包含了相關(guān)文件、PLL電路實例以及經(jīng)驗證的流程教程，于2009年第二季公布在臺積公司線上客戶服務(wù)系統(tǒng)TSMC Online (http://online.tsmc.com )，提供給全球臺積公司六五納米客戶，使其充分了解完整的解決方案。 Cadence與臺積公司計劃于四月加州圣荷塞的TSMC技術(shù)研討會(TSMC Technology Symposium)、五月德國慕尼黑的CDNLive! EMEA用戶大會及7月的舊金山設(shè)計自動化大會Design Automation Conference (DAC)中演示說明整個流程。

　　「這款混合信號/射頻參考設(shè)計錦囊是TSMC與Cadence持續(xù)合作的完美例證，協(xié)助雙方客戶享受更迅速的上市時間，」TSMC設(shè)計架構(gòu)行銷處資深總監(jiān)莊少特表示：「面臨復(fù)雜的射頻混合信號設(shè)計挑戰(zhàn)，我相信這款參考流程以及輔助材料與實例，能夠為我們眾多的客戶提供令人滿意的支援。」

　　「在更廣大的定制與混合信號設(shè)計生態(tài)系統(tǒng)中，Cadence Virtuoso技術(shù)扮演了核心角色，」Cadence解決方案營銷部集團總監(jiān)Bill Heiser表示：「我們承諾與TSMC密切合作，持續(xù)強化半導體生態(tài)系統(tǒng)，協(xié)助我們的共同客戶因應(yīng)克服最艱困的混合信號挑戰(zhàn)。」