人們撰寫(xiě)了大量文章來(lái)闡述如何端接PCB走線特性阻抗以避免信號(hào)反射。但是，妥善運(yùn)用傳輸線路技術(shù)的時(shí)機(jī)尚未說(shuō)清楚。

下面總結(jié)了針對(duì)邏輯信號(hào)的一條成熟的適用性指導(dǎo)方針。

當(dāng)PCB走線單向傳播延時(shí)等于或大于施加信號(hào)上升/下降時(shí)間(以最快邊沿為準(zhǔn))時(shí)端接傳輸線路特性阻抗。

例如，在E_r = 4.0介電質(zhì)上2英寸微帶線的延時(shí)約270 ps。嚴(yán)格貫徹上述規(guī)則，只要信號(hào)上升時(shí)間不到~500 ps，端接是適當(dāng)?shù)摹?br />

更保守的規(guī)則是使用2英寸(PCB走線長(zhǎng)度)/納秒(上升/下降時(shí)間)規(guī)則。如果信號(hào)走線超過(guò)此走線長(zhǎng)度/速度準(zhǔn)則，則應(yīng)使用端接。

例如，如果高速邏輯上升/下降時(shí)間為5 ns，PCB走線等于或大于10英寸(其中測(cè)量長(zhǎng)度包括曲折線)，就應(yīng)端接其特性阻抗。

在模擬域內(nèi)，必須注意，運(yùn)算放大器和其他電路也應(yīng)同樣適用這條2英寸/納秒指導(dǎo)方針，以確定是否需要傳輸線路技術(shù)。例如，如果放大器必須輸出最大頻率f_max，則等效上升時(shí)間t_r和這個(gè)f_max相關(guān)。這個(gè)限制上升時(shí)間t_r可計(jì)算如下：

t_r=0.35/f_max    等式1

然后將t_r乘以2英寸/納秒來(lái)計(jì)算最大PCB走線長(zhǎng)度。例如，最大頻率100 MHz對(duì)應(yīng)于3.5 ns的上升時(shí)間，所以載送此信號(hào)的7英寸或以上走線應(yīng)視為傳輸線路。

PCB板上受控阻抗走線的設(shè)計(jì)

在受控阻抗設(shè)計(jì)中，可以采用多種走線幾何形狀，既可與PCB布局圖合二為一，也可與其相結(jié)合。在下面的討論中，基本模式遵循IPC標(biāo)準(zhǔn)2141A的規(guī)定(見(jiàn)參考文獻(xiàn)1)。

請(qǐng)注意，下面的圖示中將使用術(shù)語(yǔ)“接地層”。需要了解的是，該接地層實(shí)際上是一個(gè)大面積、低阻抗的參考層。在實(shí)踐中，可能是一個(gè)接地層或電源層，假定二者的交流電位均為零。

首先是簡(jiǎn)單的平面上布線形式的傳輸線路，也稱微帶線。圖1所示為橫截面視圖。這類傳輸線路可能是實(shí)驗(yàn)板中使用的信號(hào)線。其構(gòu)成非常簡(jiǎn)單，一條分立的絕緣線以固定間距分布于接地層上。介電質(zhì)既可能是線材的絕緣層，也可能是該絕緣層與空氣的結(jié)合體。

圖1：一種阻抗既定的微帶線傳輸線路由一條分布于接地層的絕緣線形成

該線路的阻抗(單位：歐姆)可以用等式2估算。其中，D為導(dǎo)體直徑，H為線材在接地層上的間距，­ε_r為介電常數(shù)。

等式2

對(duì)于與PCB相融合的圖形，有多種幾何模型可供選擇，分為單端和差分兩類。這些在IPC標(biāo)準(zhǔn)2141A(見(jiàn)參考文獻(xiàn)1)中有詳細(xì)說(shuō)明，這里對(duì)兩個(gè)常見(jiàn)示例略加說(shuō)明。

在開(kāi)始進(jìn)行任何基于PCB傳輸線路設(shè)計(jì)時(shí)，必須知道，有大量的等式都聲稱適用于此類設(shè)計(jì)。此時(shí)，一個(gè)極其重要的問(wèn)題就是，“哪些等式是精確的呢？”不幸的是，沒(méi)有一個(gè)等式是完全精確的！所有現(xiàn)有等式都是近似值，因而，其精度不盡相同，取決于具體情況。最知名也是引用最多的是參考文獻(xiàn)1中給出的等式，但是，即使這些等式也存在一些應(yīng)用問(wèn)題。

參考文獻(xiàn)2針對(duì)不同幾何圖形，在試驗(yàn)PCB樣品上對(duì)參考文獻(xiàn)1中的等式進(jìn)行了評(píng)估。結(jié)果發(fā)現(xiàn)，預(yù)測(cè)精度因目標(biāo)阻抗而異。下面引述的等式均來(lái)自參考文獻(xiàn)1，這里只是作為設(shè)計(jì)的起點(diǎn)，實(shí)際設(shè)計(jì)時(shí)，還需要進(jìn)一步的分析、測(cè)試和進(jìn)行設(shè)計(jì)驗(yàn)證。原則就是，要仔細(xì)研究，謹(jǐn)慎面對(duì)PCB走線阻抗等式。

微帶線PCB傳輸線路

對(duì)于其中一面為接地層的簡(jiǎn)單雙面PCB設(shè)計(jì)，可以在另一面設(shè)計(jì)一條信號(hào)走線以控制阻抗。這種幾何圖形被稱為表面微帶，簡(jiǎn)稱微帶。

圖2中的雙層PCB橫截面視圖展示了這種微帶幾何圖形。

圖2：一種阻抗既定微帶傳輸線路由一條分布于接地層、采用適當(dāng)幾何圖形的PCB走線形成

對(duì)于給定的PCB基板和銅重量，需要注意的是，W(信號(hào)走線寬度)以外的所有參數(shù)都是事先確定的。因而，可用等式3來(lái)設(shè)計(jì)一種PCB走線，以匹配電路要求的阻抗。若信號(hào)走線寬W、厚T，且由介電常數(shù)為­­ε_r的PCB電介質(zhì)以距離H與接地層(或電源層)相分離，則其特性阻抗為：

等式3

請(qǐng)注意，在這些表達(dá)式中，測(cè)量值均為常用單位(mil)。

這些傳輸線路不但有特性阻抗，也有特性電容。其計(jì)算單位為pF/in，如等式4所示。

等式4

作為包括這些計(jì)算的示例，一塊雙層板可能用20 mil寬(W)、1盎司(T=1.4)的銅走線，并由10 mil (H) FR-4 (­­ε_r= 4.0)的介電材料分離。結(jié)果，該微帶線的阻抗為50 Ω左右。對(duì)于其他標(biāo)準(zhǔn)阻抗(如75Ω的視頻標(biāo)準(zhǔn)阻抗)，使"W"調(diào)整為8.3 mil左右即可。

微帶線設(shè)計(jì)的一些指導(dǎo)原則

本例涉及到一個(gè)有趣且微妙的要點(diǎn)。參考文獻(xiàn)2討論了與微帶PCB阻抗相關(guān)的有用指導(dǎo)原則。若介電常數(shù)為4.0 (FR-4)，結(jié)果顯示，當(dāng)W/H為2/1時(shí)，阻抗將接近50Ω­(與第一個(gè)示例類似，其中，W = 20 mil)。

仔細(xì)的讀者會(huì)發(fā)現(xiàn)，根據(jù)等式3預(yù)測(cè)，Z_o應(yīng)為46Ω­左右，與參考文獻(xiàn)2提到的精度(>5%)相吻合。IPC微帶線等式在50Ω­與100 ­Ω之間最精確，但當(dāng)阻抗低于或超過(guò)該范圍時(shí)，其精度則大幅下降。

根據(jù)等式5，也可以計(jì)算微帶線的傳播延遲。這是微帶信號(hào)走線的單向通過(guò)時(shí)間。有趣的是，對(duì)于給定的幾何模型，延遲常數(shù)(單位：ns/ft)僅為介電常數(shù)而非走線維度的函數(shù)(見(jiàn)參考文獻(xiàn)6)。請(qǐng)注意，這可以帶來(lái)極大的便利。意味著，當(dāng)給定PCB基板(并給定­ε_r)時(shí)，各種阻抗線路的傳播延遲常數(shù)是固定不變的。

等式5

該延遲常數(shù)也可以ps/in為單位，這樣更適用于小型PCB。即：

等式6

因此，舉例來(lái)說(shuō)，對(duì)于PCB介電常數(shù)4.0，不難發(fā)現(xiàn)微帶線的延遲常數(shù)約為1.63 ns/ft，合136 ps/in。這兩條額外的準(zhǔn)則對(duì)于設(shè)計(jì)PCB走線中信號(hào)的時(shí)序具有參考意義。

對(duì)稱帶狀線PCB傳輸線路

從多種角度來(lái)看，多層PCB是一種更好的PCB設(shè)計(jì)方法。在這種模式下，信號(hào)走線嵌入電源層與接地層之間，如圖3中的橫截面視圖所示。低阻抗交流接地層和嵌入的信號(hào)走線形成一條對(duì)稱帶狀線傳輸線路。

從圖中可以看出，高頻信號(hào)走線的電流回路直接位于接地層/電源層上的信號(hào)走線的上方和下方。因此，高頻信號(hào)被完全限制在PCB板內(nèi)部，結(jié)果使放射降至最低，為輸入雜散信號(hào)提供了天然的屏障。

Figure 3: A Symmetric Stripline Transmission Line With Defined Impedance is Formed by a PCB Trace of Appropriate Geometry Embedded Between Equally Spaced Ground and/or Power Planes

該設(shè)計(jì)的特性阻抗同樣取決于幾何圖形以及PCB介電質(zhì)的­­ε_r。該帶狀傳輸線路的Z_O可表示為：

等式7

這里的所有維度同樣以mil為單位，B為兩個(gè)層的間距。在這種對(duì)稱幾何圖形中，需要注意的是，B同樣等于2H + T。參考文獻(xiàn)2指出，參考文獻(xiàn)1中的這個(gè)等式的精度通常在6%左右。

適用于­ε_r= 4.0的對(duì)稱帶狀線的另一條便利準(zhǔn)則是，使B成為W的倍數(shù)，范圍為2至2.2。結(jié)果將得到約50Ω的帶狀線阻抗。當(dāng)然，這條法則是以另一近似法為基礎(chǔ)的，忽略了T。盡管如此，該法則對(duì)于粗略估算還是很有用的。

對(duì)稱帶狀線同樣有一個(gè)特性電容，其計(jì)算單位為pF/in，如等式8所示。

等式8

對(duì)稱帶狀線的傳播延遲如等式9所示。

等式9

或者以ps為單位：

等式10

當(dāng)PCB介電常數(shù)為4.0時(shí)，可以發(fā)現(xiàn)，對(duì)稱帶狀線的延遲常數(shù)幾乎正好為2 ns/ft­，合170 ps/in。

走線嵌入法的利弊

根據(jù)上述討論，在設(shè)計(jì)阻抗既定的PCB走線時(shí)，既可以置于一個(gè)表層之上，也可嵌入兩層之間。當(dāng)然，在這些阻抗因素之外，還有許多其他考慮因素。

嵌入式信號(hào)確實(shí)存在一個(gè)明顯的大問(wèn)題——隱藏電路走線的調(diào)試非常困難，甚至無(wú)法做到。圖4總結(jié)了嵌入式信號(hào)走線的利弊。

圖4：多層PCB設(shè)計(jì)中嵌入與不嵌入信號(hào)走線的利弊

設(shè)計(jì)多層PCB時(shí)也可能不使用嵌入式走線，如最左邊的橫截面視圖所示。可以將這種嵌入式設(shè)計(jì)看作一種雙重雙層PCB設(shè)計(jì)(共有四層銅)。頂部的走線與電源層構(gòu)成微帶，底部的走線則與接地層構(gòu)成微帶。在本例中，兩個(gè)外層的信號(hào)走線可以方便地供測(cè)量和故障排查使用。但這種設(shè)計(jì)并未利用各層的屏蔽作用。

這種非嵌入式設(shè)計(jì)的輻射量較大，更容易受到外部信號(hào)的影響，而右側(cè)的嵌入式設(shè)計(jì)采用了嵌入法，則很好地利用了各層的優(yōu)勢(shì)。就如諸多其他工程設(shè)計(jì)一樣，PCB設(shè)計(jì)中到底采用嵌入法還是非嵌入法是折衷的結(jié)果。這里的折衷則體現(xiàn)在減少輻射與方便測(cè)試之間。

參考文獻(xiàn)：

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8. Walt Kester, Analog-Digital Conversion, Analog Devices, 2004, ISBN 0-916550-27-3, Chapter 9. Also available as The Data Conversion Handbook, Elsevier/Newnes, 2005, ISBN 0-7506-7841-0, Chapter 9.
9. Walter G. Jung, Op Amp Applications, Analog Devices, 2002, ISBN 0-916550-26-5, Chapter 7. Also available as Op Amp Applications Handbook, Elsevier/Newnes, 2005, ISBN 0-7506-7844-5. Chapter 7.

來(lái)源：Analog Devices, Inc.