地平面上，這樣做有何道理，請專家指教。
A：將數/模地分開的原因是因為數字電路在高低電位切換時會在電源和地產生噪聲，噪聲的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數字區域電路所產生的噪聲較大而模擬區域的電路又非常接近，則即使數模信號不交*，模擬的信號依然會被地噪聲干擾。也就是說數模地不分割的方式只能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。

Q：PCB設計中需要注意哪些問題？
A：PCB設計時所要注意的問題隨著應用產品的不同而不同。就象數字電路與仿真電路要注意的地方不盡相同那樣。以下僅概略的幾個要注意的原則。1、PCB層疊的決定；包括電源層、地層、走線層的安排，各走線層的走線方向等。這些都會影響信號品質，甚至電磁輻射問題。2、電源和地相關的走線與過孔(via)要盡量寬，盡量大。3、不同特性電路的區域配置。良好的區域配置對走線的難易，甚至信號質量都有相當大的關系。4、要配合生產工廠的制造工藝來設定DRC (Design Rule Check)及與測試相關的設計(如測試點)。其它與電氣相關所要注意的問題就與電路特性有絕對的關系，例如，即便都是數字電路，是否注意走線的特性阻抗就要視該電路的速度與走線長短而定。

Q：線路板設計如果考慮EMC，必定提高不少成本。請問如何盡可能的達到EMC要求，又不致帶太大的成本壓力？謝謝。
A：PCB板上會因EMC而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其它機構上的屏蔽結構才能使整個系統通過EMC的要求。以下僅就PCB板的設計技巧提供幾個降低電路產生的電磁輻射效應。1、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產生的高頻成分。2、注意高頻器件擺放的位置，不要太*近對外的連接器。3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)，以減少高頻的反射與輻射。4、在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的噪聲。特別注意電容的頻率響應與溫度的特性是否符合設計所需。5、對外的連接器附近的地可與地層做適當分割，并將連接器的地就近接到chassis ground。6、可適當運用ground guard/shunt traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。7、電源層比地層內縮20H，H為電源層與地層之間的距離。

Q：關于PCB設計中的阻抗匹配問題。在高速PCB設計時為了防止反射就要考慮阻抗匹配，但由于PCB的加工工藝限制了阻抗的連續性而仿真又仿不到，在原理圖的設計時怎樣來考慮這個問題？另外關于IBIS模型，不知在那里能提供比較準確的IBIS模型庫。我們從網上下載的庫大多數都不太準確，很影響仿真的參考性。
A：在設計高速PCB電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關系，例如是走在表面層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線路模型或所使用的數學算法的限制而無法考慮到一些阻抗不連續的布線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。
IBIS模型的準確性直接影響到仿真的結果。基本上IBIS可看成是實際芯片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉換而得(亦可采用測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關系，所以同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進而轉換后的IBIS模型內之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其它人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準確，只能不斷要求該廠商改進才是根本解決之道。

Q：如何估算特性阻抗。
A：（1）能否提供一些經驗數據、公式和方法來估算布線的阻抗。（2）當無法滿足阻抗匹配的要求時，是在信號線的末端加并聯的匹配電阻好，還是在信號線上加串聯的匹配電阻好。（3）差分信號線中間可否加地線。
1.以下提供兩個常被參考的特性阻抗公式：
a.微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。
b.帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。最好還是用仿真軟件來計算比較準確。 
2.選擇端接(termination)的方法有幾項因素要考慮:
a.信號源(source driver)的架構和強度。
b.功率消耗(power consumption)的大小。
c.對時間延遲的影響，這是最重要考慮的一點。所以，很難說哪一種端接方式是比較好的。 
3.差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

Q：如何選擇PCB板材?如何避免高速數據傳輸對周圍模擬小信號的高頻干擾,有沒有一些設計的基本思路?
A：選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損dielectric loss會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。
避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。

Q：在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設計中的技巧?
A：在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：
1、控制走線特性阻抗的連續與匹配。
2、走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的結果可能不同。
3、選擇適當的端接方式。
4、避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。
5、(blind/buried via)來增加走線面積。但是PCB板的制作成本會增加。在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

Q：對于lvds低壓差分信號，原則上是布線等長、平行，但實際上較難實現，是否能提供一些經驗？貴公司產品是否有試用版？
A：差分信號布線時要求等長且平行的原因有下列幾點：
1、平行的目的是要確保差分阻抗的完整性。平行間距不同的地方就等于是差分阻抗不連續。
2、等長的目的是想要確保時序(timing)的準確與對稱性。因為差分信號的時序跟這兩個信號交*點(或相對電壓差值)有關，如果不等長，則此交*點不會出現在信號振幅(swing amplitude)的中間，也會造成相鄰兩個時間間隔(time interval)不對稱，增加時序控制的難度。
3、不等長也會增加共模(common mode)信號的成分，影響信號完整性(signal integrity)。

Q：請問，模擬電源處的濾波經常是用LC電路。但是，我發現有時LC比RC濾波效果差，請問這是為什么，濾波時選用電感，電容值的方法是什么？
A：LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripple