。甚至，到最后我覺的需要調整元件的封裝，也就是說整片布線都需要調整，都讓軟件來干。那樣就要快多了.我用的是Protel98。我知道這軟件能做自動均勻調整元件封裝的距離而不能自動調整線距和線寬。可能是其中的一些功能我還不會用,或是有其他什么辦法,在此請教一下。
A：線寬和線距是影響走線密度其中兩個重要的因素。一般在設計工作頻率較高的板子時，布線之前需要先決定走線的特性阻抗。在PCB迭層固定的情況下，特性阻抗會決定出符合的線寬。而線距則和串擾(Crosstalk)大小有絕對的關系。最小可以接受的線距決定于串擾對信號時間延遲與信號完整性的影響是否能接受。這最小線距可由仿真軟件做預仿真(pre-simulation)得到。也就是說，在布線之前，需要的線寬與最小線距應該已經決定好了，并且不能隨意更動，因為會影響特性阻抗和串擾。這也是為什幺大部分的EDA布線軟件在做自動布線或調整時不會去動線寬和最小線距。如果這線寬和最小線距已經設定好在布線軟件，則布線調整的方便與否就看軟件繞線引擎的能力強弱而定。

Q：我公司打算采用柔性電路板設計來解決小型成像系統中信號傳送和電路板互接的問題。請問剛柔板設計是否需要專用設計軟件與規范？另外國內何處可以承接該類電路板加工？謝謝。
A：可以用一般設計PCB的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產。由于制造的工藝和一般PCB不同，各個廠商會依據他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至于生產的廠商可上網”FPC”當關鍵詞查詢應該可以找到。

Q：能介紹一些國外的目前關于高速PCB設計水平、加工能力、加工水平、加工材質以及相關的技術書籍和資料嗎？
A：現在高速數字電路的應用有通信網路和計算機等相關領域。在通信網路方面，PCB板的工作頻率已達GHz上下，迭層數就我所知有到40層之多。計算機相關應用也因為芯片的進步，無論是一般的PC或服務器(Server)，板子上的最高工作頻率也已經達到400MHz (如Rambus) 以上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。這些設計需求都有廠商可大量生產。以下提供幾本不錯的技術書籍：
1、W. Johnson，“High-Speed Digital Design – A Handbook of Black Magic”；
2、H. Hall，“High-Speed Digital System Design”；
3、Yang，“Digital Signal Integrity”；

Q：我覺得信號線特性阻抗的微帶線和帶狀線模型都是要參考地平面的，現在我想問一下，如果信號線下面的銅皮都被掏空，沒有參考的地平面，該如何計算頂層的信號線的特性阻抗？另外，我看一些資料寫在消除信號線上噪聲方面，電源平面也可以和地平面起相同的作用，是嗎？
A：沒有參考平面時電場與磁場的互動關系與有參考平面時不同，而這互動關系會影響到特性阻抗的值。現在絕大部分特性阻抗的計算公式都是假設有參考平面的，我還沒看到這種無參考平面的特性阻抗公式。但是，可以用TDR (Time Domain Reflectometer)對實際的板子做量測來得到無參考平面的特性阻抗。信號線上的噪聲產生的原因是別的線上的信號所產生的電場和磁場的能量經由mutual inductance及mutual capacitance而傳到被感染的信號線上。電源平面和地平面基本上都是金屬平面，所以對電場磁場都有屏蔽效應(shielding effect)。

Q：我們設計的一款金屬殼設備，電源接地良好（LN小于4V）電路接地端和機箱通過安裝柱相連。但用戶始終抱怨有麻電現象。請問你們交換機這類設備如何處理這個問題？把PCB的地和機箱的外殼隔離開來的做法是否現實可行？
A：抱歉，我沒有太多這類的設計經驗可以跟你討論。 

Q：why the wien bridge can only be balanced at one frequency? even if the ratio of coupled resistors is varied
A：The operation principle of Wien bridge oscillator is positive feedback mechanism. The transfer function (or gain) of the Wien bridge oscillator (in Laplace transform) is Af(s)=A(s)/[1-A(s)B(s)], which A(s) is open loop gain of amplifier and B(s) is the gain of feedback network. To oscillate spontaneously, the Af(s) must approach to infinity which implies denominator is zero. That is, the product of A(s) and B(s) need to be equal to 1. Due to the frequency dependence of A(s)B(s), there is only one frequency can make the denominator to be zero. That is why the Wien bridge only balance at one frequency. The oscillation frequency is determined by the resistors and capacitors in the positive feedback path, f=1/[2πsqrt(R1C1R2C2)], where R1, C1, R2, C2 are the components in the positive feedback path. The components on negative feedback path are nothing to do with the oscillation frequency. The other intuitive insight to this concept of balancing at one frequency is to treat the network of positive feedback path as a frequency selector. There are a high-pass filter formed by a series capacitor with a grounded resistor and a low-pass filter formed by a series resistor with a grounded capacitor. The total effect is similar to a bandpass filter. There is a website to address this concept: http://www.interq.or.jp/japan/se-inoue/ e_ckt18_2.htm#2

Q：眾所周知PCB板包括很多層，但其中某些層的含義我還不是很清楚。mechanical，keepoutlayer, topoverlay, bottomoverlay, toppaste, bottompaste, topsolder, bottomsolder, drillguide, drilldrawing, multilayer這些層不知道它們的確切含義。希望您指教。
A：在EDA軟件的專門術語中，有很多不是有相同定義的。以下就字面上可能的意義來解釋。Mechnical: 一般多指板型機械加工尺寸標注層Keepoutlayer: 定義不能走線、打穿孔(via)或擺零件的區域。這幾個限制可以獨立分開定義。Topoverlay: 無法從字面得知其意義。多提供些訊息來進一步討論。Bottomoverlay: 無法從字面得知其意義。可多提供些訊息來進一步討論。Toppaste: 頂層需要露出銅皮上錫膏的部分。Bottompaste: 底層需要露出銅皮上錫膏的部分。Topsolder: 應指頂層阻焊層，避免在制造過程中或將來維修時可能不小心的短路Bottomsolder: 應指底層阻焊層。Drillguide: 可能是不同孔徑大小，對應的符號，個數的一個表。Drilldrawing: 指孔位圖，各個不同的孔徑會有一個對應的符號。Multilayer: 應該沒有單獨這一層，能指多層板，針對單面板和雙面板而言。

Q：如何選擇PCB板材?如何避免高速數據傳輸對周圍模擬小信號的高頻干擾,有沒有一些設計的基本思路? 謝謝
A：選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大于GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損dielectric loss會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加ground guard/shunt traces在模擬信號旁邊。還要注意數字地對模擬地的噪聲干擾。

Q：在高密度印制板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎?添加測試點會不會影響高速信號的質量？
A：一般軟件自動產生測試點是否滿足測試需求必須看對加測試點的規范是否符合測試機具的要求。另外，如果走線太密且加測試點的規范比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。至于會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加在線上或是從線上拉一小段線出來。前者相當于是加上一個很小的電容在線上，后者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

Q：在高速板(如p4的主板)layour，為什么要求高速信號線(如cpu數據，地址信號線）要匹配? 如果不匹配會帶來什么隱患？其匹配的長度范圍（既信號線的時滯差）是由什么因素決定的，怎樣計算？
A：要求走線特性阻抗匹配的主要原因是要避免高速傳輸線效應(transmission line effect)所引起的反射(reflection)影響到信號完整性(signal integrity)和延遲時間(flight time)。也就是說如果不匹配，則信號會被反射影響其質量。所有走線的長度范圍都是根據時序(timing)的要求所訂出來的。影響信號延遲時間的因素很多，走線長度只是其一。P4要求某些信號線長度要在某個范圍就是根據該信號所用的傳輸模式(common clock或source synchronous)下算得的timing margin，分配一部份給走