線長度的允許誤差。至于，上述兩種模式時序的計算，限于時間與篇幅不方便在此詳述，請到下列網(wǎng)址http://developer.intel.com/design/Pentium4/guides 下載"Intel Pentium 4 Processor in the 423-pin Package/Intel 850 Chipset Platform Design Guide"。其中"Methodology for Determining Topology and Routing Guideline"章節(jié)內(nèi)有詳述。

Q：首先感謝您回答我上次的問題。上回您說電源平面和地平面基本上都是金屬平面，所以對電場磁場都有屏蔽效應(yīng)，那我可以把電源平面上面的信號線使用微帶線模型計算特性阻抗嗎?電源和地平面之間的信號可以使用帶狀線模型計算嗎？
A：是的，在計算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板: 頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

Q：在高速PCB設(shè)計中，信號層的空白區(qū)域可以敷銅，那么多個信號層的敷銅是都接地好呢，還是一半接地，一半接電源好呢？
A：一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因為所敷的銅會降低一點走線的特性阻抗。也要注意不要影響到它層的特性阻抗，例如在dual stripline的結(jié)構(gòu)時。

Q：test coupon的設(shè)計有什么規(guī)范可以參照嗎？如何根據(jù)板子的實際情況設(shè)計test coupon？有什么需要注意的問題？謝謝！
A：test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產(chǎn)的PCB板的特性阻抗是否滿足設(shè)計需求。一般要控制的阻抗有單根線和差分對兩種情況。所以，test coupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣。最重要的是測量時接地點的位置。為了減少接地引線(ground lead)的電感值，TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)，所以，test coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。以下提供兩篇文章參考:
1. http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf . http://www.Polarinstruments.com/index.html (點選Application notes)

Q：為了最大限度的保證高速信號質(zhì)量，我們都習(xí)慣于手工布線，但效率太低。使用自動布線器又無法監(jiān)控關(guān)鍵信號的繞線方式，過孔數(shù)目、位置等。手工走完關(guān)鍵信號再自動布線又會降低自動布線的布通率，而且自動布線結(jié)果的調(diào)整意味著更多的布線工作量，如何平衡以上矛盾，利用優(yōu)秀的布線器幫助完成高速信號的布線？
A：現(xiàn)在較強的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項目有時相差甚遠。例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設(shè)計者的想法。另外, 手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。

Q：一些系統(tǒng)中經(jīng)常有A/D，問：要提高抗干擾性，除了模擬地和數(shù)字地分開只在電源一點連接，加粗地線和電源線外，希望專家給一些好的意見和建議！
A：除了地要分開隔離外, 也要注意模擬電路部分的電源, 如果跟數(shù)字電路共享電源, 最好要加濾波線路。另外, 數(shù)字信號和模擬信號不要有交錯, 尤其不要跨過分割地的地方(moat)。

Q：在實際布線中，很多理論是相互沖突的；例如：1。處理多個模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實際的小型化、高密度布線中，由于空間的局限或者絕對的隔離會導(dǎo)致小信號模擬地走線過長，很難實現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個完整的孤島，該功能模塊的模/數(shù)地都連接在這一個孤島上。再通過溝道讓孤島和“大”地連接。不知這種做法是否正確？2。理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長、比較細，因此受到了干擾，工作不穩(wěn)定，這時如何從布線解決這個問題？諸如此類的問題還有很多，尤其是高速PCB布線中考慮EMC、EMI問題，有很多沖突，很是頭痛，請問如何解決這些沖突？多謝！
A：
1. 基本上, 將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。
2. 晶振是模擬的正反饋振蕩電路, 要有穩(wěn)定的振蕩信號, 必須滿足loop gain與phase的規(guī)范, 而這模擬信號的振蕩規(guī)范很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。而且離的太遠, 地平面上的噪聲也會影響正反饋振蕩電路。所以, 一定要將晶振和芯片的距離進可能*近。
3. 確實高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規(guī)范。所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內(nèi)層。最后才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。

Q：在PCB上*近平行走高速差分信號線對的時候，在阻抗匹配的情況下，由于兩線的相互耦合，會帶來很多好處。但是有觀點認(rèn)為這樣會增大信號的衰減，影響傳輸距離。是不是這樣，為什么？我在一些大公司的評估板上看到高速布線有的盡量*近且平行，而有的卻有意的使兩線距離忽遠忽近，我不懂那一種效果更好。我的信號1GHz以上，阻抗為50歐姆。在用軟件計算時，差分線對也是以50歐姆來計算嗎？還是以100歐姆來算？接收端差分線對之間可否加一匹配電阻？謝謝！
A：會使高頻信號能量衰減的原因一是導(dǎo)體本身的電阻特性(conductor loss), 包括集膚效應(yīng)(skin effect), 另一是介電物質(zhì)的dielectric loss。這兩種因子在電磁理論分析傳輸線效應(yīng)(transmission line effect)時, 可看出他們對信號衰減的影響程度。差分線的耦合是會影響各自的特性阻抗, 變的較小, 根據(jù)分壓原理(voltage divider)這會使信號源送到線上的電壓小一點。至于, 因耦合而使信號衰減的理論分析我并沒有看過, 所以我無法評論。對差分對的布線方式應(yīng)該要適當(dāng)?shù)?近且平行。所謂適當(dāng)?shù)?近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設(shè)計差分對的重要參數(shù)。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。差分阻抗的計算是2(Z11 - Z12), 其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因為耦合而產(chǎn)生的阻抗, 與線距有關(guān)。所以, 要設(shè)計差分阻抗為100歐姆時, 走線本身的特性阻抗一定要稍大于50歐姆。至于要大多少, 可用仿真軟件算出來。接收端差分線對間的匹配電阻通常會加, 其值應(yīng)等于差分阻抗的值。這樣信號品質(zhì)會好些。

Q：一個系統(tǒng)往往分成若干個PCB，有電源、接口、主板等，各板之間的地線往往各有互連，導(dǎo)致形成許許多多的環(huán)路，產(chǎn)生諸如低頻環(huán)路噪聲，不知這個問題如何解決？
A：各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子(此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，這樣可以降低地層上的噪聲。另外，也可以分析整個電流環(huán)路，尤其是電流較大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻抗，讓大部分的電流從這個地方走)，降低對其它較敏感信號的影響。