②為了進(jìn)一步對比，運行ADC程序，分別在10MHz、20MHz以及77MHz時鐘下進(jìn)行測試，比較不同時鐘接地引腳總干擾電流大小，測試結(jié)果如圖7、圖8、圖9所示。

 

圖7 10MHz—ADC測試圖

圖8 20MHz—ADC測試圖

圖9 77MHz—ADC測試圖

圖10 10/20/77MHz—ADC測試數(shù)據(jù)整理

圖7、圖8、圖9分別是10MHz、20MHz和77MHz的測試圖，圖10是整理后的數(shù)據(jù)。通過對比可以得出，頻譜大致集中在100MHz以內(nèi)，在對應(yīng)工作時鐘的主頻點處干擾值最大，10MHz、20MHz情況下在相應(yīng)倍頻點(如40MHz、60MHz等頻點)附近的干擾值也比較集中。

提取數(shù)據(jù)得到10 MHz時峰值點為9.999MHz(62.643dBμV)，20 MHz 時的峰值點為20.002MHz(61.692dBμV)，77MHz時的峰值點為19.264MHz(48.049dBμV)以及77.042MHz(47.316dBμV)。可以看出，77MHz時干擾強度和密度反而要弱于20MHz，可能是由于77MHz是MCU工作的極限時鐘，此時工作性能受到一定影響，導(dǎo)致測試的結(jié)果有所不同。

③由于汽車電子MCU的工作時鐘可以選擇外部晶振或者內(nèi)部PLL倍頻，所以要對兩種情況分別測試，以便比較是否有差別。運行ADC程序后的測試結(jié)果如圖11所示。

圖11 PLL vs.外部晶振(10MHz)

從圖11中可以看出，在頻譜范圍內(nèi)各個峰值點的分布大致相同，整個頻譜范圍內(nèi)沒有明顯差異，MCU通過外部晶振或PLL倍頻兩種方式測得的結(jié)果基本一致，時鐘源選擇上不會對芯片的電磁干擾強度帶來影響。

3.3 150Ω測試

(1)設(shè)備裝置連接同1Ω測試法的步驟①;

(2)根據(jù)芯片電源類型，電源分為4路，分別是VDD1(數(shù)字IO 供電的5V 電源信號)、VDD2(為ADC和PLL供電的LDO 的5V 電壓)、VDD3(數(shù)字邏輯LDO的5V電壓輸入)和VDD4(Flash的5V電壓輸入)。可單獨對每一路電源的干擾噪聲進(jìn)行捕捉，連接方式與1Ω 測試法步驟②相同，如圖12所示;

圖12 VDD連接150Ω網(wǎng)絡(luò)145

(3)根據(jù)汽車電子MCU應(yīng)用特點，選取最為典型的PWM、CAN 程序，為了方便以后對眾多引腳進(jìn)行單獨測量，將P0、P1、P2(P3未涉及到外設(shè)功能復(fù)用)端口共24個引腳進(jìn)行了開關(guān)控制，再通過150Ω耦合網(wǎng)絡(luò)連接到EMI接收機，圖13是P0端口的電路原理圖，P1和P2的原理圖同P0。

 

圖13 IO-P0連接150Ω網(wǎng)絡(luò)

(4)重復(fù)測試多次，得到較多測試樣本，經(jīng)過整理，下面是各個測試情況的說明。

①從電源端口結(jié)果來看，區(qū)別很小，下面以VDD1為例進(jìn)行分析說明。VDD1測試選取了ADC和counter(數(shù)字計數(shù)器)的程序，以比較不同類別的程序?qū)?shù)字供電是否有影響，測試結(jié)果如圖14、圖15所示。

在10MHz和20MHz時鐘上對比，ADC最高峰值分別為35.827dBμV、43.517dBμV;counter的最高峰值為35.899dBμV、43.271dBμV。可以得出頻率越高，干擾強度越大。但就兩類程序橫向?qū)Ρ葋砜矗Y(jié)果基本上一致。另外還發(fā)現(xiàn)60~300MHz和550~650MHz兩處集中的干擾頻譜，可見電源處的干擾在高頻附近比較明顯。

②PWM 功能測試

雙通道模式下，在不同占空比和周期大小情況下，測試對應(yīng)P口引腳處傳導(dǎo)發(fā)射強度的大小，測試結(jié)果如圖16、圖17所示。

從圖16中的干擾密度可看出時鐘對電磁干擾影響程度。在圖17中，由于period和duty較長，測試結(jié)果相差不大，此時時鐘頻率變成次要因素，主要因素取決于輸出引腳處高低電平變化周期長短。

③CAN功能測試

運行Loopback(回路模式)程序，在不同時鐘頻率下進(jìn)行比較，測試結(jié)果如圖18、圖19所示。

從圖16~19中觀察，隨著時鐘頻率變大，TX和RX端口的傳導(dǎo)輻射強度也變大。對于RX端口，10/40MHz頻點附近的干擾密度比較大，且在40MHz時候現(xiàn)象更明顯，捕捉到連續(xù)三個頻點(圖18右側(cè)標(biāo)注)，分別是39.060 MHz(71.063dBμV)、39.360MHz(67.447dBμV)、40.020MHz(39.171dBμV)，兩個時鐘下的峰值都在70~85dBμV 之間，但一般都在10MHz以下，應(yīng)該是受低頻某一頻點的影響較明顯。

對于TX端口，10/40MHz頻點附近的干擾密度沒有RX明顯，峰值也都在70~85dBμV 之間，且發(fā)生在10MHz以下，和RX的特點大致相同。

4、測試結(jié)果分析

從測試數(shù)據(jù)結(jié)果可以總結(jié)出以下幾點:

①在時鐘頻率上，從10 MHz到40 MHz、77MHz，干擾強度或是密度在整體上都會增加，可以是一小段頻譜或者是整個頻譜范圍內(nèi)，這與測試對象關(guān)系比較大。分析原因不難發(fā)現(xiàn)，由于時鐘電路產(chǎn)生的時鐘信號一般都是周期信號，其頻譜是離散的，離散譜的能量集中在有限的頻率上，又由于系統(tǒng)中各個部分的時鐘信號通常由同一時鐘分頻、倍頻得到，它們的譜線之間也是倍頻關(guān)系，會重疊起來進(jìn)而增大輻射的幅值。

②在程序燒寫方式上，外部晶振或PLL倍頻兩種方式測得的結(jié)果基本一致，整個頻譜范圍內(nèi)沒有明顯差異，時鐘源選擇上不會對芯片的電磁干擾強度帶來影響。

③從VDD1測試結(jié)果來看，除了得出頻率越高，干擾強度越大之外，還發(fā)現(xiàn)出現(xiàn)干擾的頻譜范圍分別在60~300MHz和550~650MHz兩處，可見電源處的干擾在高頻附近比較明顯。

④對于PWM 功能，通過配置輸出波形周期和占空比大小，會導(dǎo)致在不同時鐘下產(chǎn)生的電磁干擾強度有所差異。由于雙通道模式下寄存器為16bit(原單通道模式為8bit)，此時周期和占空比可配置的數(shù)值變大，PWM 波輸出引腳處的高低電平翻轉(zhuǎn)周期就取決于周期和占空比的設(shè)置，與時鐘的關(guān)系變得沒有之前如此緊密，時鐘變成了次要因素。由此建議在滿足功能要求的前提下，使用PWM 功能時盡量將周期和占空比數(shù)值變得大一些，這樣會較好地改進(jìn)EMC性能;

⑤對于CAN 總線來講，通過10 MHz和40MHz時鐘對比，當(dāng)合理地降低時鐘工作頻率，會使一大段頻譜范圍內(nèi)的干擾值降低，從整體上較好的控制EMI帶來的影響。

5、結(jié)束語

對于微電子行業(yè)來說，芯片級電磁兼容性的設(shè)計與測試已經(jīng)成為一個非常重要的主題。實際上，如果不對集成電路電磁輻射及抗擾度方面進(jìn)行深入的研究，就很難滿足電子設(shè)備電磁兼容性方面的需要。本文通過對設(shè)計方法的引入，并進(jìn)一步通過測試方案去總結(jié)歸納影響電磁發(fā)射的因素和原因，從而間接證明了設(shè)計方法的必要性和重要性。