1、引言
近年來，隨著無線通信技術的迅速發(fā)展，對全集成、高性能、低成本的無線收發(fā)機的需求變得越來越迫切。而發(fā)射機系統(tǒng)中的一個關鍵模塊就是功率放大器，從功耗方面考慮，功率放大器的功率損耗在發(fā)射機的總功耗中占有很大比例。于是一個高效率的CMOS 功率放大器的設計就顯得尤為重要。而隨著RF CMOS技術的不斷發(fā)展 ，使得基于Si CMOS工藝的射頻集成電路在GHz頻段上的性能上有了很大的提高，而且它具有高集成度、低功耗、低成本的特點，能夠和基帶數字電路相兼容。最終可以實現片上系統(tǒng)集成(SOC)。所以近年來對于Si的CMOS射頻集成電路的研究成為國際上研究的熱點。
功率放大器通常分為線性和非線性兩大類，線性放大器有四種： A、B 、AB和 C，它們的主要差別在于柵極偏置情況不同，這類傳統(tǒng)的功率放大器具有較高的線性度，但效率較低;非線性放大器主要有D、E和F。對于本文的無線局域網而言，由于要求具備高線性。所以兩級分別采用的是A和AB類放大模式。
2、功率放大器的電路設計
一個典型的功率放大器一般包括輸入匹配網絡、晶體管放大電路、級間匹配網絡、偏置網絡和輸出阻抗匹配網絡等 ,如下圖1所示。
圖1 功率放大器結構框圖
2.1 自偏置共源共柵(Cascode)結構
對于功放而言，標準的0.18um CMOS工藝的晶體管漏柵間的最大電源電壓為2V，擊穿電壓大約是4V。在功放中，管子漏端的直流與交流電壓之和可達到2-3倍的電源電壓，這就給管子的柵氧化層帶來擊穿的危險。在設計PA時，晶體管所能承受的最高電壓Vmax受到晶體管擊穿電壓的限制，而最小電壓則受到Knee電壓的限制。而功率放大器采用Cascode結構可以緩解晶體管擊穿的壓力，提高功率放大器輸出電壓的擺幅，從而降低對晶體管最大電流能力的要求，提高功率放大器的效率，并減小輸出晶體管的尺寸。實際在共源共柵結構的放大器中，共柵晶體管是電壓擊穿和熱載流子效應的瓶頸。
所以本文采用了Cascode自偏置結構和厚柵器件，不僅可以改善深亞微米CMOS器件的低擊穿電壓，同時還可以減小熱載流子效應影響。圖3所示的傳統(tǒng)Cascode放大器中M2的柵漏電壓波形，Vg2一直固定在3V，Vd2的正峰值電壓在4.8V，所以柵漏電壓差為1.8V。為了克服這個問題，圖4所示為自偏置Cascode結構放大電路，該結構把M2管的漏端交流電壓Vd2引入到柵端Vg2上，使我們在設計功放時兩個MOS管盡可能有相同的最大漏柵電壓。所以，在熱載流子效應出現之前M2管有一個大的信號擺幅。對G2的偏置是通過Rb-Cb來實現的。圖6所示為M2管的Vd2對Vg2的電壓波形，其最大電壓差為1.4V。與傳統(tǒng)電路比較降低了0.4V，所以自偏置的M2管的Vdg的電壓差相對傳統(tǒng)結構的M2管降低了23%。
圖2 傳統(tǒng)的Cascode放大器
圖3 傳統(tǒng)的Cascode放大器中M2的柵漏電壓波形
圖4 自偏置Cascode放大器
圖5 自偏置Cascode放大器的等效電路圖
根據上面的等效電路圖，我們能夠得到兩個
的表達式：
(1)
(2)
同理，我們也可以得到兩個
的表達式：
(3)
(4)
把(2)式代入式(3)和式(4)，并令它們相等可得下面的增益表達式：
(5)
(6)
(7)
(8)
從(8)式的增益表達式可知，如果Rb或cb增加，放大器的增益都會有所增加，但是通過電路仿真后的電壓波形可知，若Rb或cb增加，導致Vg2的電壓擺幅的降低，從而漏端節(jié)點電壓波形將會在輸入功率較低的情況下就開始失真。所以Rb或cb的值不僅要依據M1和M2管盡可能有相同的柵漏信號擺幅，同時也力求在增益和線性之間有個較好的折中來確定。
圖6 自偏置Cascode放大器中M2的柵漏電壓波形
2.2、功率放大器的設計與仿真
對于本文的無線局域網應用而言，由于采用的是非恒包絡調制，要求具備高線性，所以本功率放大器第一級工作在A類，第二級工作在AB類。A類放大模式能提供更好的線性度，而AB類放大模式比A類放大模式又具備更高的效率。所以，本文的功放在線性度和效率之間進行了較好的折中。
2.2.1、放大電路設計
為了達到功放的設計要求，由于高頻下單級放大器不能實現預定的功率增益指標,所以采用兩級放大結構。如圖7所示，第一級采用共源共柵結構,在提供合適的電壓增益的同時 ,提高了前后級電路的隔離度，為阻抗匹配提供了便利條件。第二級采用的是厚柵的共源結構以承受更高的電源電壓。主體分為以下幾個部分：(1) C1、C2、L1為輸入阻抗匹配，片內實現，使電路的輸入端與50Ω端口匹配。
L3為第一級放大電路的扼流電感，考慮到功放中流過的電流很大，片外實現。(2) M1與M2為驅動級。(3) C5、C6、L4為級間匹配網絡，除了兩級之間匹配外,還可以用于調整放大電路的增益平坦度[5]。(4) M3為功率級。(5) C8、C9、L7構成∏型輸出匹配網絡，能夠有效抑制偶次諧波分量，實現最佳負載匹配[6]。為了減少損耗，輸出匹配網絡C8、C9、L7和扼流電感L6也采用片外實現。(6) CMOS的接地電感對放大器的增益和效率有很大影響，所以在電路仿真時把鍵合線和pad的寄生效應一起考慮了。其中L2和L5為多PAD的鍵合線電感。
圖7 功率放大器電路圖
2.2.2、仿真結果
電路的性能仿真和優(yōu)化是利用Agilent 公司的ADS(Advanced Design System)軟件完成的。放大器中的晶體管工作在大信號狀態(tài)，非線性效應非常顯著，因此設計放大器電路時，小信號電路的等效模型不再適用，必須充分考慮晶體管的非線性特性。圖8為仿真得到的輸出功率、增益和PAE隨輸入功率的變化曲線。由圖可知，在輸入功率小于0dBm的信號范圍內，該功放的增益有22dB。在1dB功率增益壓縮點處輸出功率為22dBm，相應的PAE為30.4%。圖9為功放的S11參數隨頻率的變化曲線圖，由圖可知，S11在中心頻率2.45GHz附近都小于-20dB所以輸入匹配基本達到設計要求。
圖8 輸出功率、增益和PAE隨輸入功率的變化曲線
另外，仿真所得到的其它重要參數有：輸出三階交接點約為29 dBm;穩(wěn)定因子K在工作頻段內有K>1。
圖9 功放的S11參數曲線
2.2.3、版圖設計
版圖設計采用了 Cadence軟件。功率放大器采用 SMIC 0.18μm CMOS工藝。其中放大電路中使用的晶體管采用射頻模型。本版圖設計主要考慮了以下幾個方面的問題：
(1)由于功放中流過的電流很大，所以在電源線和地線采用幾層金屬并聯(lián)的方式來避免發(fā)生電遷移。(2)接地鍵合線的寄生電感嚴重影響各級電路的功率輸出。所以，為了使接地鍵合線寄生電感盡量小，設置多個對地焊盤并引出多條鍵合線到地線上。(3)對于高頻信號線 ,盡量采用頂層和上層金屬 ,且最好遵循最短信號線的原則用于減少寄生電容、耦合等因素引起的損耗。
圖10 PA版圖
3、結論
采用SMIC 0.18um CMOS 工藝RF模型設計了工作于2.45GHz WLAN的功率放大器。通過自偏置技術的應用，該功放工作在3V電源電壓下，其仿真性能指標表明最大輸出功率可達24.5dBm，對應的PAE達到40%，功率增益為23dB，適合無線局域網802.11b的系統(tǒng)應用。
粵公網安備 44030902003195號