幀結(jié)束檢測(cè)采用計(jì)數(shù)檢測(cè)和幀結(jié)尾序列檢測(cè)結(jié)合的方法，當(dāng)data_r[ 7：0] =  “00 000 000”或接收到的數(shù)據(jù)比特?cái)?shù)到達(dá)幀數(shù)據(jù)長(zhǎng)度length則表示檢測(cè)到了幀結(jié)尾。但是注意若采用后者的方法，由于結(jié)尾有一個(gè)比特的模糊，即可能會(huì)多接收一個(gè)多余的?1  。

3. 2、M iller解碼子模塊

密勒解碼子模塊包括幀前導(dǎo)序列檢測(cè)與副載波解調(diào)部分、密勒解碼部分，如圖5所示。電子標(biāo)簽返回閱讀器的數(shù)據(jù)是突發(fā)傳輸?shù)模恳淮螖?shù)據(jù)傳輸前有幀前導(dǎo)序列，所以在進(jìn)行解碼之前需檢測(cè)到該序列。幀前導(dǎo)序列檢測(cè)與副載波解調(diào)部分在檢測(cè)幀前導(dǎo)序列后，對(duì)信號(hào)進(jìn)行副載波解調(diào)，得到密勒編碼基帶波形。密勒解碼部分根據(jù)密勒編碼規(guī)則，對(duì)密勒編碼基帶波形進(jìn)行解碼，并檢查傳輸數(shù)據(jù)是否違反編碼規(guī)則，從而統(tǒng)計(jì)數(shù)據(jù)傳輸質(zhì)量。

圖5、M iller解碼子模塊框圖

幀前導(dǎo)序列檢測(cè)與副載波解調(diào)部分首先對(duì)接收數(shù)據(jù)碼流進(jìn)行相位翻轉(zhuǎn)檢測(cè)，于相位翻轉(zhuǎn)(碼流中出現(xiàn)大凹槽或大凸槽)處在相位翻轉(zhuǎn)標(biāo)志信號(hào)phase_invert上輸出一個(gè)脈沖。在幀前導(dǎo)序列中，只有傳輸比特“1 ”時(shí)符號(hào)中間發(fā)生相位翻轉(zhuǎn)，所以在進(jìn)行幀前導(dǎo)序列檢測(cè)時(shí)若檢測(cè)到phase_ invert上有一個(gè)脈沖，便可認(rèn)為碼流中出現(xiàn)了一個(gè)“1” 。為增強(qiáng)抗干擾能力，還需結(jié)合使用一個(gè)計(jì)數(shù)器cnt_ ipu l_sta對(duì)輸入數(shù)據(jù)同步脈沖i_pulse 進(jìn)行計(jì)數(shù)以計(jì)量相鄰兩個(gè)相位翻轉(zhuǎn)的時(shí)間間隔，當(dāng)遇見phase _ invert脈沖或cnt_ipul_sta計(jì)數(shù)到2×M 時(shí)便清零重新計(jì)數(shù)。整個(gè)解調(diào)過程用一個(gè)有限狀態(tài)機(jī)控制。

經(jīng)過副載波解調(diào)，得到密勒編碼基帶數(shù)據(jù)data及其同步脈沖信號(hào)data_pu lse。在密勒解碼模塊，設(shè)置長(zhǎng)度為10的移位寄存器data_r[ 9：0]，在data_pulse的同步下將data 逐位移入data_r[ 9：0]。隨后根據(jù)data_r[ 9：0]的內(nèi)容進(jìn)行密勒解碼。解碼過程中有一個(gè)計(jì)數(shù)器對(duì)解碼后的比特進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)結(jié)果和幀數(shù)據(jù)長(zhǎng)度相同或者檢測(cè)到幀結(jié)尾序列(即data _ r[ 7：0] =8’b01 000 000或8’b10 111 111)時(shí)，則輸出o_end脈沖表示解碼結(jié)束，停止解碼，等待下一幀數(shù)據(jù)的到來。

4、設(shè)計(jì)實(shí)現(xiàn)與仿真驗(yàn)證

以上設(shè)計(jì)方案采用V er ilog HDL實(shí)現(xiàn)，并在NCVerilog中進(jìn)行功能仿真。對(duì)解調(diào)器模塊和解碼器模塊的仿真結(jié)果分別如下圖6、圖7、圖8、圖9所示。

圖6、ASK解調(diào)模塊仿真結(jié)果——相位偏移為10°

圖7、PSK解調(diào)模塊仿真結(jié)果

圖8、FM 0解碼模塊仿真結(jié)果—— 解碼正確

圖9、M iller解碼模塊仿真結(jié)果——解碼正確

本文還選用Altera的EP3C16Q240C8N FPGA，根據(jù)具體應(yīng)用開發(fā)了閱讀器的基帶處理電路板，F(xiàn)PGA 中包括了嵌入式處理器軟核N IOS II、基帶處理接收端電路RTL和發(fā)送端電路RTL代碼，由該基帶處理板與射頻前端電路一起組成UHF RFID 閱讀器的驗(yàn)證平臺(tái)。通過該驗(yàn)證平臺(tái)本文完成了基帶處理接收端電路RTL設(shè)計(jì)的原型驗(yàn)證。

軟件仿真結(jié)果表明，解調(diào)器能在各種不同相位偏移情況下對(duì)接收到的ASK 信號(hào)進(jìn)行正確解調(diào)，對(duì)頻率偏移量處于快捕帶內(nèi)的PSK 調(diào)制信號(hào)能夠很快實(shí)現(xiàn)載波相位跟蹤進(jìn)而實(shí)現(xiàn)正確解調(diào)；解碼器能夠?qū)φ_的FM0 /M iller輸入數(shù)據(jù)進(jìn)行解碼，并且可以檢測(cè)到幀起始檢測(cè)超時(shí)錯(cuò)誤和違反FM0 /M iller編碼規(guī)則錯(cuò)誤的情況。FPGA 原型驗(yàn)證結(jié)果表明，整個(gè)閱讀器基帶處理電路包括其接收端電路可以滿足設(shè)計(jì)要求。