圖5. Simple VSA/VSG項目樣例在主機和FPGA上聚集儀器設計庫，提供了一個VSA和VSG用戶所熟悉的起點

從Simple VSA/VSG項目樣例的FPGA VI開始，有四個主要回路，一些附加功能位于過程subVI內。為配置NI VST的所有可編程組件，以及FPGA上的一些儀器設計庫，配置回路從主機處接收寄存器和設置，然后將其分布至各個FPGA子系統和外部電路。為了提高性能以及使主機上的多個過程均能夠獨立訪問，有兩個寄存器總線。一個用于采集，另一個用于生成，并且每一個都必須能夠配置共享資源，例如計時。

圖6.  配置回路負責接收主機的數據以及對儀器進行編程

RF輸入回路獲取模數轉換器（ADC）的數據；進行復矢量校準；并進行頻移、相位校準、減損，以及可變、部分、防混疊抽選。另外，RF輸入回路還實現了同步以及數字式功率水平觸發，然后將數據寫入FIFO，并最終寫入DRAM。

圖7. RF輸入回路以可配置I/Q速率生成已校準數據，并將其寫入DRAM。

RF輸出循環類似于RF輸入循環，但是操作順序相反。來自DRAM的數據進行內插、定標、頻移、相位校準、內插、校準，然后通過數模轉換器（DAC）生成。另外還有觸發和同步所用信號。

圖8.  RF輸出循環檢索來自DRAM的數據然后生成數據

過程子VI包含有循環和狀態機，實現了多數據記錄采集和DRAM控制器對波形的排序。這些子VI包含了大量代碼，滿足了大帶寬和低滯后性能要求，確保這些子VI能夠在全速率ADC數據轉換下溢出，以及產生全速率DAC數據而不發生下溢，同時仍然與主機之間進行波形數據傳輸。

讀取循環實現的功能可以存在于多記錄采集過程之內，然而為了方便起見而將其顯示出來。該循環可以再數據離開DRAM時并在被發送到主機前進行數據處理。此路徑在它自己的回路之內，從而那些并不符合120 MHz RF輸入和輸出回路的定時要求的IP仍然可以使用。為了適應這種IP，稍微降低此回路速率并不會影響讀取性能，然而如果降得過多，則只會增加數據到達主機所需時間。這樣即使采樣內存被填滿了，也不會丟失樣點或破壞數據。